The ADC34J2x are a high-linearity, ultra-low power, dual-channel, 12-bit, 50-MSPS to 160-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. A clock input divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization. The devices support JESD204B interfaces in order to reduce the number of interface lines, thus allowing for high system integration density. The JESD204B interface is a serial interface, where the data of each ADC are serialized and output over only one differential pair. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock by 20 to derive the bit clock that is used to serialize the 12-bit data from each channel. The devices support subclass 1 with interface speeds up to 3.2 Gbps.
| 유형 | 직함 | 날짜 | ||
|---|---|---|---|---|
| * | Data sheet | ADC34J2x Quad-Channel, 12-Bit, 50-MSPS to 160-MSPS, Analog-to-Digital Converter with JESD204B Interface datasheet (Rev. A) | PDF | HTML | 2015/01/29 |
| EVM User's guide | ADC3xxxEVM and ADC3xJxxEVM User's Guide (Rev. D) | 2018/08/24 |
추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.
ADC34J25 EVM은 저전력 쿼드 160Msps 12비트 ADC의 성능을 입증합니다. ADC34J25 장치, LMK04828 JESD204B 클로킹 솔루션 및 TI 전압 레귤레이터가 포함되어 있어 필요한 전압을 제공합니다. ADC의 입력부는 50옴 단일 종단 신호 소스에 연결할 수 있는 변압기 입력부에 연결됩니다. 클록 레퍼런스 입력은 변압기 입력을 통해 제공되며, 50옴 단일 종단 클록 소스에 연결할 수 있습니다. 온보드 LMK04828은 필요한 JESD204B 클록을 생성하는 데 사용할 수 있습니다. 레지스터 액세스는 (...)
The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)
| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| VQFN (RGZ) | 48 | Ultra Librarian |