SN74LV125A
- 2-V to 5.5-V VCC Operation
- Max tpd of 6 ns at 5 V
- Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
- Typical VOHV (Output VOH Undershoot) > 2.3 V at VCC = 3.3 V, TA = 25°C
- Support Mixed-Mode Voltage Operation on All Ports
- Ioff Supports Partial-Power-Down Mode Operation
- Latch-Up Performance Exceeds 250 mA Per JESD 17
- ESD Protection Exceeds JESD 22
- 4000-V Human-Body Model
- 200-V Machine Model
- 2000-V Charged-Device Model
The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V VCC operation.
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기술 자료
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1개 모두 보기 유형 | 직함 | 날짜 | ||
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* | Data sheet | SN74LV125A Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. O) | PDF | HTML | 2022/05/04 |
설계 및 개발
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패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
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PDIP (N) | 14 | Ultra Librarian |
SOIC (D) | 14 | Ultra Librarian |
SOP (NS) | 14 | Ultra Librarian |
SSOP (DB) | 14 | Ultra Librarian |
TSSOP (PW) | 14 | Ultra Librarian |
TVSOP (DGV) | 14 | Ultra Librarian |
VQFN (RGY) | 14 | Ultra Librarian |
주문 및 품질
포함된 정보:
- RoHS
- REACH
- 디바이스 마킹
- 납 마감/볼 재질
- MSL 등급/피크 리플로우
- MTBF/FIT 예측
- 물질 성분
- 인증 요약
- 지속적인 신뢰성 모니터링
포함된 정보:
- 팹 위치
- 조립 위치