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SN74LV6T07-EP

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향상된 제품, 6비트 오픈 드레인 고정 방향 레벨 변환기

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SN74LV6T07-EP

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제품 상세 정보

Technology family LVxT High input voltage (min) (V) 1 High input voltage (max) (V) 5.5 Vout (min) (V) 1.65 Vout (max) (V) 5.5 IOH (max) (mA) -8 IOL (max) (mA) 8 Features Over-voltage tolerant inputs, Single supply Input type Standard CMOS, TTL-Compatible CMOS Output type Balanced CMOS, Open drain Rating HiRel Enhanced Product Operating temperature range (°C) -55 to 125
Technology family LVxT High input voltage (min) (V) 1 High input voltage (max) (V) 5.5 Vout (min) (V) 1.65 Vout (max) (V) 5.5 IOH (max) (mA) -8 IOL (max) (mA) 8 Features Over-voltage tolerant inputs, Single supply Input type Standard CMOS, TTL-Compatible CMOS Output type Balanced CMOS, Open drain Rating HiRel Enhanced Product Operating temperature range (°C) -55 to 125
TSSOP (PW) 14 32 mm² 5 x 6.4
  • Wide operating range of 1.65V to 5.5V
  • 5.5V tolerant input pins
  • LVxT enhanced inputs combined with open-drain outputs provide maximum voltage translation flexibility:
    • Over 6.67Mbps operation, (RPU = 1kΩ,CL = 30pF)
    • Up translation from 1.2V to 5V with 1.8V supply
    • Down translation from 5V to 0.8V or even less with any valid supply
  • Supports standard function pinout
  • Latch-up performance exceeds 250mAper JESD 17
  • Wide operating range of 1.65V to 5.5V
  • 5.5V tolerant input pins
  • LVxT enhanced inputs combined with open-drain outputs provide maximum voltage translation flexibility:
    • Over 6.67Mbps operation, (RPU = 1kΩ,CL = 30pF)
    • Up translation from 1.2V to 5V with 1.8V supply
    • Down translation from 5V to 0.8V or even less with any valid supply
  • Supports standard function pinout
  • Latch-up performance exceeds 250mAper JESD 17

The SN74LV6T07-EP device contains six independent buffers with open-drain outputs. Each buffer performs the Boolean function Y = A in positive logic.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example, 1.2V input to 1.8V output or 1.8V input to 3.3V output). In addition, the 5-V tolerant input pins enable down translation (for example, 3.3V to 2.5V output).

The SN74LV6T07-EP device contains six independent buffers with open-drain outputs. Each buffer performs the Boolean function Y = A in positive logic.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example, 1.2V input to 1.8V output or 1.8V input to 3.3V output). In addition, the 5-V tolerant input pins enable down translation (for example, 3.3V to 2.5V output).
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기술 자료

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유형 직함 날짜
* Data sheet SN74LV6T07-EP Hex Open-Drain Buffers with Integrated Translation datasheet PDF | HTML 2024/01/22
Application note Schematic Checklist - A Guide to Designing With Fixed or Direction Control Translators PDF | HTML 2024/10/02
Application note Schematic Checklist - A Guide to Designing with Auto-Bidirectional Translators PDF | HTML 2024/07/12
Application note Understanding Transient Drive Strength vs. DC Drive Strength in Level-Shifters (Rev. A) PDF | HTML 2024/07/03

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

14-24-LOGIC-EVM — 14핀~24핀 D, DB, DGV, DW, DYY, NS 및 PW 패키지용 로직 제품 일반 평가 모듈

14-24-LOGIC-EVM 평가 모듈(EVM)은 14핀~24핀 D, DW, DB, NS, PW, DYY 또는 DGV 패키지에 있는 모든 로직 장치를 지원하도록 설계되었습니다.

사용 설명서: PDF | HTML
TI.com에서 구매 불가
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
TSSOP (PW) 14 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

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포럼 주제 모두 보기(영문)

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