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TLK1002A

활성

1.0~1.3Gbps 듀얼 신호 조절 트랜시버

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TLK1002A

활성
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제품 상세 정보

Type Retimer Number of channels 2 Input compatibility CMOS Speed (max) (Gbps) 1.3 Protocols Telecom SerDes Operating temperature range (°C) 0 to 70
Type Retimer Number of channels 2 Input compatibility CMOS Speed (max) (Gbps) 1.3 Protocols Telecom SerDes Operating temperature range (°C) 0 to 70
VQFN (RGE) 24 16 mm² 4 x 4
  • Fully Integrated Signal Conditioning
    Transceiver
  • 1.0-1.3 Gbps Operation
  • Low Power CMOS Design (<300 mW)
  • High Differential Output Voltage Swing (1600 mVp-p typical)
  • 400 mVp-p Differential Input Sensitivity
  • High Input Jitter Tolerance 0.606 UI
  • Single 1.8 V Power Supply
  • 2.5 V Tolerant Control Inputs
  • Differential VML Transmit Outputs With No External Components Necessary
  • No External Filter Components Required for PLLs
  • Supports Loop-Back Modes
  • Temperature Rating 0°C to 70°C
  • Small Footprint 4 mm × 4 mm 24-Lead QFN Package
  • APPLICATIONS
    • Resynchronization in Both Directions for 1.25 Gbps Links
    • Repeater for 1.0625 Gbps Applications
  • Fully Integrated Signal Conditioning
    Transceiver
  • 1.0-1.3 Gbps Operation
  • Low Power CMOS Design (<300 mW)
  • High Differential Output Voltage Swing (1600 mVp-p typical)
  • 400 mVp-p Differential Input Sensitivity
  • High Input Jitter Tolerance 0.606 UI
  • Single 1.8 V Power Supply
  • 2.5 V Tolerant Control Inputs
  • Differential VML Transmit Outputs With No External Components Necessary
  • No External Filter Components Required for PLLs
  • Supports Loop-Back Modes
  • Temperature Rating 0°C to 70°C
  • Small Footprint 4 mm × 4 mm 24-Lead QFN Package
  • APPLICATIONS
    • Resynchronization in Both Directions for 1.25 Gbps Links
    • Repeater for 1.0625 Gbps Applications

TLK1002A is a single-chip dual signal conditioning transceiver.

This chip supports data rates from 1.0 Gbps up to 1.3 Gbps. An on-chip clock generation phase-locked loop (PLL) generates the required half-rate clock from an externally applied reference clock. This reference clock equals approximately one tenth of the data rate. It may be off frequency from both received data streams by up to ±200 ppm.

Both data paths are implemented identical. The implemented input buffers provide an input sensitivity of 400 mVp-p differential.

The data paths tolerate up to 0.606 UI total input jitter. Signal retiming is performed by means of phase-locked loop (PLL) circuits. The retimed output signals are fed to VML output buffers, which provide output amplitudes of typical 1600mVp-p differential across the external 2x50 load.

TLK1002A only requires a single 1.8 V supply voltage. Robust design avoids the necessity of special off-chip supply filtering.

Advanced low power CMOS design leads to low power consumption.

TLK1002A is a single-chip dual signal conditioning transceiver.

This chip supports data rates from 1.0 Gbps up to 1.3 Gbps. An on-chip clock generation phase-locked loop (PLL) generates the required half-rate clock from an externally applied reference clock. This reference clock equals approximately one tenth of the data rate. It may be off frequency from both received data streams by up to ±200 ppm.

Both data paths are implemented identical. The implemented input buffers provide an input sensitivity of 400 mVp-p differential.

The data paths tolerate up to 0.606 UI total input jitter. Signal retiming is performed by means of phase-locked loop (PLL) circuits. The retimed output signals are fed to VML output buffers, which provide output amplitudes of typical 1600mVp-p differential across the external 2x50 load.

TLK1002A only requires a single 1.8 V supply voltage. Robust design avoids the necessity of special off-chip supply filtering.

Advanced low power CMOS design leads to low power consumption.
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유형 직함 날짜
* Data sheet Dual Signal Conditioning Transceiver datasheet 2005/06/28

설계 및 개발

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시뮬레이션 툴

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TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
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시뮬레이션 툴

TINA-TI — SPICE 기반 아날로그 시뮬레이션 프로그램

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패키지 핀 CAD 기호, 풋프린트 및 3D 모델
VQFN (RGE) 24 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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