SN74LV125A

Name: SN74LV125A
Brand: TI
SKU: SN74LV125A
Price: 0.071 USD

現行

具有 3 態輸出的 4 通道 2-V 至 5.5-V 緩衝器

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產品規格表

document-pdfAcrobat SN74LV125A Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. O) (英文) PDF | HTML

產品詳細資料

Technology family

LV-A

Supply voltage (min) (V)

2

Supply voltage (max) (V)

5.5

Number of channels

4

IOL (max) (mA)

16

Supply current (max) (µA)

20

IOH (max) (mA)

-16

Input type

Standard CMOS

Output type

3-State

Features

Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns)

Rating

Catalog

Operating temperature range (°C)

-40 to 125

Technology family

LV-A

Supply voltage (min) (V)

2

Supply voltage (max) (V)

5.5

Number of channels

4

IOL (max) (mA)

16

Supply current (max) (µA)

20

IOH (max) (mA)

-16

Input type

Standard CMOS

Output type

3-State

Features

Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns)

Rating

Catalog

Operating temperature range (°C)

-40 to 125

PDIP (N)

14

181.42 mm² 19.3 x 9.4

SOIC (D)

14

51.9 mm² 8.65 x 6

SOP (NS)

14

79.56 mm² 10.2 x 7.8

SSOP (DB)

14

48.36 mm² 6.2 x 7.8

TSSOP (PW)

14

32 mm² 5 x 6.4

TVSOP (DGV)

14

23.04 mm² 3.6 x 6.4

VQFN (RGY)

14

12.25 mm² 3.5 x 3.5

2-V to 5.5-V V_CC Operation
Max t_pd of 6 ns at 5 V
Typical V_OLP (Output Ground Bounce) < 0.8 V at V_CC = 3.3 V, T_A = 25°C
Typical V_OHV (Output V_OH Undershoot) > 2.3 V at V_CC = 3.3 V, T_A = 25°C
Support Mixed-Mode Voltage Operation on All Ports
I_off Supports Partial-Power-Down Mode Operation
Latch-Up Performance Exceeds 250 mA Per JESD 17
ESD Protection Exceeds JESD 22
- 4000-V Human-Body Model
- 200-V Machine Model
- 2000-V Charged-Device Model

2-V to 5.5-V V_CC Operation
Max t_pd of 6 ns at 5 V
Typical V_OLP (Output Ground Bounce) < 0.8 V at V_CC = 3.3 V, T_A = 25°C
Typical V_OHV (Output V_OH Undershoot) > 2.3 V at V_CC = 3.3 V, T_A = 25°C
Support Mixed-Mode Voltage Operation on All Ports
I_off Supports Partial-Power-Down Mode Operation
Latch-Up Performance Exceeds 250 mA Per JESD 17
ESD Protection Exceeds JESD 22
- 4000-V Human-Body Model
- 200-V Machine Model
- 2000-V Charged-Device Model

The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V V_CC operation.

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設計與開發

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14-24-LOGIC-EVM — 適用於 14 針腳至 24 針腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模組

14-24-LOGIC-EVM 評估模組 (EVM) 設計用於支援任何 14 針腳至 24 針腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯裝置。

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14-24-NL-LOGIC-EVM — 適用於 14 針腳至 24 針腳無引線封裝的邏輯產品通用評估模組

14-24-NL-LOGIC-EVM 是一款靈活的評估模組 (EVM)，設計用途可支援任何具有 14 針腳至 24 針腳 BQA、BQB、RGY、RSV、RJW 或 RHL 封裝的邏輯或轉換裝置。

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模擬型號

HSPICE Model for SN74LV125A

SCEJ247.ZIP (106 KB) - HSpice Model

下載

模擬型號

SN74LV125A Behavioral SPICE Model

SCEM657.ZIP (7 KB) - PSpice Model

下載

模擬型號

SN74LV125A IBIS Model

SCEM126.ZIP (18 KB) - IBIS Model

下載

參考設計

TIDA-00225 — 適用於 BeagleBone Black 的資料集中器 Cape

此設計為使用 BeagleBone Black 平台的開發人員提供全新連線選項。此模組能讓開發人員搭配 TI 的電源線通訊 (PLC) 和射頻模組，輕鬆快速地開發智慧電網的主機應用程式。開發人員可輕易地為 BeagleBone Black 打造專屬 Cape，並開始使用 TI 的 G3-PLC、6LowPAN、PRIME、無線 M-Bus 或 ZigBee® 解決方案。

Design guide: PDF

電路圖: PDF

封裝	針腳	CAD 符號、佔位空間與 3D 模型
PDIP (N)	14	Ultra Librarian
SOIC (D)	14	Ultra Librarian
SOP (NS)	14	Ultra Librarian
SSOP (DB)	14	Ultra Librarian
TSSOP (PW)	14	Ultra Librarian
TVSOP (DGV)	14	Ultra Librarian
VQFN (RGY)	14	Ultra Librarian

適用 TI 的評估品項標準條款與條件。

SN74LV125A

具有 3 態輸出的 4 通道 2-V 至 5.5-V 緩衝器

SN74LV125A

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