JAJSBE6D May   2010  – December 2016 DS92LV0421 , DS92LV0422

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics: Serializer DC
    6. 6.6  Electrical Characteristics: Deserializer DC
    7. 6.7  Electrical Characteristics: DC and AC Serial Control Bus
    8. 6.8  Timing Requirements: Serial Control Bus
    9. 6.9  Switching Characteristics: Serializer
    10. 6.10 Switching Characteristics: Deserializer
    11. 6.11 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagrams
    3. 7.3 Feature Description
      1. 7.3.1 Parallel LVDS Data Transfer (Color Bit Mapping Select)
      2. 7.3.2 Serial Data Transfer
      3. 7.3.3 Video Control Signal Filter
      4. 7.3.4 Serializer Functional Description
        1. 7.3.4.1 Signal Quality Enhancers
          1. 7.3.4.1.1 Serializer VOD Select (VODSEL)
          2. 7.3.4.1.2 Serializer De-Emphasis (DE-EMPH)
        2. 7.3.4.2 EMI Reduction Features
          1. 7.3.4.2.1 Data Randomization and Scrambling
          2. 7.3.4.2.2 Serializer Spread Spectrum Compatibility
        3. 7.3.4.3 Power-Saving Features
          1. 7.3.4.3.1 Serializer Power-Down Feature (PDB)
          2. 7.3.4.3.2 Serializer Stop Clock Feature
          3. 7.3.4.3.3 Serializer 1.8-V or 3.3-V VDDIO Operation
      5. 7.3.5 Deserializer Functional Description
        1. 7.3.5.1 Signal Quality Enhancers
          1. 7.3.5.1.1 Deserializer Input Equalizer Gain (EQ)
        2. 7.3.5.2 EMI Reduction Features
          1. 7.3.5.2.1 Deserializer VOD Select (VODSEL)
          2. 7.3.5.2.2 Deserializer Common-Mode Filter Pin (CMF) (Optional)
          3. 7.3.5.2.3 Deserializer SSCG Generation (Optional)
          4. 7.3.5.2.4 Power-Saving Features
            1. 7.3.5.2.4.1 Deserializer Power-Down Feature (PDB)
            2. 7.3.5.2.4.2 Deserializer Stop Stream SLEEP Feature
            3. 7.3.5.2.4.3 Deserializer 1.8-V or 3.3-V VDDIO Operation
        3. 7.3.5.3 Deserializer Clock-Data Recovery Status Flag (LOCK), Output Enable (OEN), and Output State Select (OSS_SEL)
        4. 7.3.5.4 Deserializer Oscillator Output (Optional)
      6. 7.3.6 Built-In Self Test (BIST)
        1. 7.3.6.1 Sample BIST Sequence
        2. 7.3.6.2 BER Calculations
      7. 7.3.7 Optional Serial Bus Control
    4. 7.4 Device Functional Modes
      1. 7.4.1 Serializer and Deserializer Operating Modes and Reverse Compatibility (CONFIG[1:0])
    5. 7.5 Register Maps
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Display Application
      2. 8.1.2 Live Link Insertion
      3. 8.1.3 Alternate Color or Data Mapping
    2. 8.2 Typical Application
      1. 8.2.1 DS92LV0421 Typical Connection
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
        3. 8.2.1.3 Application Curves
      2. 8.2.2 DS92LV0422 Typical Application
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
        3. 8.2.2.3 Application Curves
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 WQFN (LLP) Stencil Guidelines
      2. 10.1.2 Transmission Media
      3. 10.1.3 LVDS Interconnect Guidelines
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス・サポート
      1. 11.1.1 デベロッパー・ネットワークの製品に関する免責事項
      2. 11.1.2 開発サポート
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 関連リンク
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 コミュニティ・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • NJK|36
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • 5チャネル(データ4 + クロック1)のチャネル・リンクLVDSパラレル・インターフェイスにより、10～75MHzの24ビット・データの3ビット制御をサポート
  • ACカップリングされたSTP相互接続(最大10m)
  • シリアライザおよびデシリアライザにターミネーションを内蔵
  • At-SpeedリンクBISTモードおよびレポート・ピン
  • (オプション) I2C互換のシリアル制御バス
  • パワーダウン・モードにより消費電力を最小化
  • 1.8Vまたは3.3V互換のLVCMOS I/Oインターフェイス
  • HBM 8kV超
  • –40℃～85℃の温度範囲
  • シリアライザ(DS92LV0421)
    • EMIを低減するデータ・スクランブラ
    • ACカップリング用のDCバランス・エンコーダ
    • 選択可能な出力VODと調整可能なディエンファシス
  • デシリアライザ(DS92LV0422)
    • 高速なランダムデータ・ロック、リファレンス・クロック不要
    • 入力レシーバのイコライゼーションを調整可能
    • 出力パラレル・バスでのEMI最小化(SSCGおよびLVDS VODの選択)

2 アプリケーション

  • 組み込みのビデオおよびディスプレイ
  • 医療用画像処理および工場自動化
  • オフィス自動化(プリンタおよびスキャナ)
  • セキュリティおよびビデオ監視
  • 汎用データ通信

3 概要

DS92LV042xチップセットは、チャネル・リンクLVDSビデオ・インターフェイス(LVDSデータ×4 + LVDSクロック)を、単一CMLペア上の高速シリアル化インターフェイスへ変換します。DS92LV042xにより、一般的なチャネル・リンクまたはOpenLDI LVDS形式のデバイスを現在使用しているアプリケーションを、組み込みクロック・インターフェイスへシームレスにアップグレードできます。このシリアル・バス・スキーマにより、相互接続のコストを低減し、設計の問題を軽減できます。パラレルのOpenLDI LVDSにより、従来のシングルエンドのワイド・バス・インターフェイスと比較して、FPGA I/Oのピン数や基板の配線数が減少し、EMIの問題が軽減されます。

プログラム可能な転送ディエンファシス、受信のイコライゼーション、オンチップでのスクランブル処理、およびDC平衡化により、損失の多いケーブルやバックプレーンでも長距離の転送が可能になります。DS92LV0422は外部のリファレンス・クロックや特別な同期パターンを必要とせず、受信データへ自動的にロックするため、簡単なプラグ・アンド・ゴー操作が可能です。

DS92LV042xチップセットは、I2Cインターフェイスまたはピン経由でプログラム可能です。at-Speed BIST機能が組み込まれており、リンクの整合性を検証し、システム診断に使用できます。DS92LV0421およびDS92LV0422は、DS92LV2421またはDS92LV2422とそれぞれ互換に使用できます。これによって、設計者はホスト・デバイスと受信側のデバイスを、LVDSまたはLVCMOSインターフェイスで柔軟に接続できます。

製品情報(1)

型番 パッケージ 本体サイズ(公称)
DS92LV0421 WQFN (36) 6.00mm×6.00mm
DS92LV0422 WQFN (48) 7.00mm×7.00mm
  1. 提供されているすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

代表的なアプリケーションのブロック図

DS92LV0421 DS92LV0422 30120927.gif