JAJSB16C May   2010  – May 2016 DS92LV2421 , DS92LV2422

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics - Serializer DC
    6. 6.6  Electrical Characteristics - Deserializer DC
    7. 6.7  Electrical Characteristics - DC and AC Serial Control Bus
    8. 6.8  Timing Requirements - DC and AC Serial Control Bus
    9. 6.9  Timing Requirements - Serializer for CLKIN
    10. 6.10 Timing Requirements - Serial Control Bus
    11. 6.11 Switching Characteristics - Serializer
    12. 6.12 Switching Characteristics - Deserializer
    13. 6.13 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagrams
    3. 7.3 Feature Description
      1. 7.3.1 Data Transfer
      2. 7.3.2 Video Control Signal Filter - Serializer and Deserializer
      3. 7.3.3 Serializer Functional Description
        1. 7.3.3.1 EMI Reduction Features
          1. 7.3.3.1.1 Data Randomization and Scrambling
          2. 7.3.3.1.2 Serializer Spread Spectrum Compatibility
        2. 7.3.3.2 Signal Quality Enhancers
          1. 7.3.3.2.1 Serializer VOD Select (VODSEL)
          2. 7.3.3.2.2 Serializer De-Emphasis (De-Emph)
        3. 7.3.3.3 Power-Saving Features
          1. 7.3.3.3.1 Serializer Power-Down Feature (PDB)
          2. 7.3.3.3.2 Serializer Stop Clock Feature
          3. 7.3.3.3.3 1.8-V or 3.3-V VDDIO Operation
          4. 7.3.3.3.4 Deserializer Power-Down Feature (PDB)
          5. 7.3.3.3.5 Deserializer Stop Stream SLEEP Feature
        4. 7.3.3.4 Serializer Pixel Clock Edge Select (RFB)
        5. 7.3.3.5 Optional Serial Bus Control
        6. 7.3.3.6 Optional BIST Mode
      4. 7.3.4 Deserializer Functional Description
        1. 7.3.4.1  Signal Quality Enhancers
          1. 7.3.4.1.1 Deserializer Input Equalizer Gain (EQ)
        2. 7.3.4.2  EMI Reduction Features
          1. 7.3.4.2.1 Deserializer Output Slew Rate Select (OS_CLKOUT/OS_DATA)
          2. 7.3.4.2.2 Deserializer Common-Mode Filter Pin (CMF) (Optional)
          3. 7.3.4.2.3 Deserializer SSCG Generation (Optional)
          4. 7.3.4.2.4 1.8-V or 3.3-V VDDIO Operation
        3. 7.3.4.3  Deserializer Clock-Data Recovery Status Flag (LOCK) And Output State Select (OSS_SEL)
        4. 7.3.4.4  Deserializer Oscillator Output (Optional)
        5. 7.3.4.5  Deserializer OP_LOW (Optional)
        6. 7.3.4.6  Deserializer Clock Edge Select (RFB)
        7. 7.3.4.7  Deserializer Control Signal Filter (Optional)
        8. 7.3.4.8  Deserializer Low Frequency Optimization (LF_Mode)
        9. 7.3.4.9  Deserializer Map Select
        10. 7.3.4.10 Deserializer Strap Input Pins
        11. 7.3.4.11 Optional Serial Bus Control
        12. 7.3.4.12 Optional BIST Mode
      5. 7.3.5 Built-In Self Test (BIST)
        1. 7.3.5.1 Sample BIST Sequence
        2. 7.3.5.2 BER Calculations
      6. 7.3.6 Optional Serial Bus Control
    4. 7.4 Device Functional Modes
      1. 7.4.1 Serializer and Deserializer Operating Modes and Reverse Compatibility (CONFIG[1:0])
    5. 7.5 Register Maps
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Display Application
      2. 8.1.2 Live Link Insertion
      3. 8.1.3 Alternate Color / Data Mapping
    2. 8.2 Typical Applications
      1. 8.2.1 DS92LV2421 Typical Connection
        1. 8.2.1.1 Design Requirements
        2. 8.2.1.2 Detailed Design Procedure
        3. 8.2.1.3 Application Curve
      2. 8.2.2 DS92LV2422 Typical Connection
        1. 8.2.2.1 Design Requirements
        2. 8.2.2.2 Detailed Design Procedure
        3. 8.2.2.3 Application Curves
  9. 9 Power Supply Recommendations
    1. 9.1 Power-Up Requirements and PDB Pin
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 WQFN (LLP) Stencil Guidelines
      2. 10.1.2 Transmission Media
      3. 10.1.3 LVDS Interconnect Guidelines
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス・サポート
      1. 11.1.1 デベロッパー・ネットワークの製品に関する免責事項
      2. 11.1.2 開発サポート
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 関連リンク
    4. 11.4 コミュニティ・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • 24ビット・データ、3ビット制御、10～75MHzクロック
  • ACカップリングされたSTP相互接続ケーブル(最大10m)
  • シリアライザおよびデシリアライザにターミネーションを内蔵
  • At-SpeedリンクBISTモードおよびレポート・ピン
  • (オプション) I2C互換のシリアル制御バス
  • パワーダウン・モードにより消費電力を最小化
  • 1.8Vまたは3.3V互換のLVCMOS I/Oインターフェイス
  • –40°C～85°Cの温度範囲
  • HBM 8kV超
  • シリアライザ(DS92LV2421)
    • EMIを低減するデータ・スクランブラ
    • ACカップリング用のDCバランス・エンコーダ
    • 選択可能な出力VODと調整可能な
      ディエンファシス
  • デシリアライザ(DS92LV2422)
    • 高速なランダムデータ・ロック、リファレンス・クロック不要
    • 入力レシーバのイコライゼーションを調整可能
    • LOCK (リアルタイム・リンク・ステータス)レポート・ピン
    • 出力パラレル・バス(SSCG)のEMIを最小化
    • 出力スルーレート制御(OS)

2 アプリケーション

  • 組み込みのビデオおよびディスプレイ
  • 医療用画像処理および工場自動化
  • オフィス自動化(プリンタおよびスキャナ)
  • セキュリティおよびビデオ監視
  • 汎用データ通信

3 概要

DS92LV242xチップセットは、パラレルの24ビットLVCMOSデータ・インターフェイスを、クロック情報が埋め込まれた単一の高速CMLシリアル・インターフェイスへ変換します。この単一のシリアル・ストリームにより、クロックおよびデータ間のスキューの問題が解消され、コネクタのサイズが小さくなり、24ビット以下のバスをFR-4プリント基板のバックプレーンおよび平衡ケーブルで伝送する相互接続のコストを削減できます。さらに、DS92LV242xチップセットには低速の信号用に3ビットの制御バスも搭載されています。これによって、ピクセルごとに24ビット(RGB)までのビデオおよびディスプレイ・アプリケーションに使用できます。

プログラム可能な転送ディエンファシス、受信のイコライゼーション、オンチップでのスクランブル処理、およびDC平衡化により、損失の多いケーブルやバックプレーンでも長距離の転送が可能になります。DS92LV2422は外部のリファレンス・クロックや特別な同期パターンを必要とせず、受信データへ自動的にロックするため、簡単なプラグ・アンド・ゴー操作が可能です。低電圧の差動信号、レシーバのドライブ強度の制御、およびスペクトラム拡散クロック機能を使用することで、EMIが最小限に抑えられます。

DS92LV242xチップセットは、I2Cインターフェイスまたはピン経由でプログラム可能です。At-Speed BIST機能が組み込まれており、リンクの整合性を検証し、システム診断に使用できます。DS92LV2421は48ピンWQFN、DS92LV2422は60ピンWQFNパッケージで提供されます。どちらのデバイスも、産業用温度範囲である–40°C～85°Cの全域で動作します。

製品情報(1)

型番 パッケージ 本体サイズ(公称)
DS92LV2421 WQFN (48) 7.00mm×7.00mm
DS92LV2422 WQFN (60) 9.00mm×9.00mm
  1. 提供されているすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

代表的なアプリケーションのブロック図

DS92LV2421 DS92LV2422 30110127.gif