JAJSTH6M July   1999  – March 2024 SN65LVDS1 , SN65LVDS2 , SN65LVDT2

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスのオプション
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 ドライバの電気的特性
    6. 6.6 レシーバの電気的特性
    7. 6.7 ドライバのスイッチング特性
    8. 6.8 レシーバのスイッチング特性
    9. 6.9 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 SN65LVDS1 の特長
        1. 8.3.1.1 ドライバ出力電圧とパワーオン リセット
        2. 8.3.1.2 ドライバのオフセット
        3. 8.3.1.3 5V 入力許容範囲
        4. 8.3.1.4 NC ピン
        5. 8.3.1.5 ドライバの等価回路図
      2. 8.3.2 SN65LVDS2 および SN65LVDT2 の特長
        1. 8.3.2.1 レシーバの開路フェイルセーフ
        2. 8.3.2.2 レシーバ出力電圧とパワーオン リセット
        3. 8.3.2.3 同相範囲と供給電圧との関係
        4. 8.3.2.4 汎用コンパレータ
        5. 8.3.2.5 レシーバの等価回路図
        6. 8.3.2.6 NC ピン
    4. 8.4 デバイスの機能モード
      1. 8.4.1 VCC < 1.5V での動作
      2. 8.4.2 1.5V ≤ VCC < 2.4Vでの動作
      3. 8.4.3 2.4V ≤ VCC < 3.6Vでの動作
      4. 8.4.4 SN65LVDS1 の真理値表
      5. 8.4.5 SN65LVDS2 と SN65LVDT2 の真理値表
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 ポイント ツー ポイント通信
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
          1. 9.2.1.2.1  ドライバ電源電圧
          2. 9.2.1.2.2  ドライバ バイパス容量
          3. 9.2.1.2.3  ドライバの入力電圧
          4. 9.2.1.2.4  ドライバ出力電圧
          5. 9.2.1.2.5  メディアの相互接続
          6. 9.2.1.2.6  PCB の伝送ライン
          7. 9.2.1.2.7  終端抵抗
          8. 9.2.1.2.8  ドライバ NC ピン
          9. 9.2.1.2.9  レシーバ電源電圧
          10. 9.2.1.2.10 レシーバ バイパス容量
          11. 9.2.1.2.11 レシーバの入力同相範囲
          12. 9.2.1.2.12 レシーバの入力信号
          13. 9.2.1.2.13 レシーバ出力信号
          14. 9.2.1.2.14 レシーバ NC ピン
      2. 9.2.2 アプリケーション曲線
      3. 9.2.3 マルチドロップ通信
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
          1. 9.2.3.2.1 メディアの相互接続
        3. 9.2.3.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 マイクロストリップとストリップラインのトポロジ
      2. 11.1.2 誘電体の種類と基板構造
      3. 11.1.3 推奨されるスタック レイアウト
      4. 11.1.4 パターン間の分離
      5. 11.1.5 クロストークおよびグランド バウンスの最小化
      6. 11.1.6 デカップリング
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 デバイス サポート
      1. 12.1.1 その他の LVDS 製品
    2. 12.2 サード・パーティ製品に関する免責事項
    3. 12.3 ドキュメントのサポート
      1. 12.3.1 関連情報
    4. 12.4 ドキュメントの更新通知を受け取る方法
    5. 12.5 サポート・リソース
    6. 12.6 商標
    7. 12.7 静電気放電に関する注意事項
    8. 12.8 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|8
  • DBV|5
サーマルパッド・メカニカル・データ
発注情報
9.2.1.2.2 ドライバ バイパス容量

バイパス コンデンサは、パワー ディストリビューション回路で重要な役割を果たします。特に、電源とグランドの間に低インピーダンスのパスを作成します。低周波数では、良好なデジタル電源の端子間インピーダンスは極めて低くなっています。ただし、より高い周波数の電流が電源パターンを伝搬するため、電源でグランドへの低インピーダンス パスを維持できないことがよくあります。この欠点に対処するために、バイパス コンデンサを使用します。通常、ボード レベルで大容量のバイパス コンデンサ (10μF から 1000μF) を使用すると、kHz レンジまでの範囲で良好な成果を達成できます。リード線のサイズと長さの関係で、最新のデジタル回路のスイッチング周波数で大きなインダクタンス値を持つ傾向があります。この問題を解決するには、より小型のコンデンサ (nF ～ μF) を IC の隣にローカルに取り付ける必要があります。

積層セラミック チップまたは表面実装コンデンサ (サイズ 0603 または 0805) は、バイパス コンデンサのリード インダクタンスが約 1nH であるため、高速環境でのバイパス コンデンサのリード インダクタンスを最小限に抑えます。例えば、リードがある標準的なコンデンサのリード インダクタンスは約 5nH です。

LVDS チップでローカルで使用するバイパス コンデンサの値は、Johnson1の式 8.18～8.21 による次の式で決定できます。200ps という控えめな立ち上がり時間と、1A のワーストケースの消費電流変化に、テキサス・インスツルメンツが提供するすべての LVDS デバイスが対応しています。この例では、最大許容電源ノイズは 200mV ですが、この値は設計で利用可能なノイズ バジェットによって異なります。

式 1. SN65LVDS1 SN65LVDS2 SN65LVDT2
式 2. SN65LVDS1 SN65LVDS2 SN65LVDT2

以下の例では、リード インダクタンスを低減し、基板レベルのコンデンサ (>10µF) と上記の容量値 (0.001µF) との間の中間周波数をカバーしています。最小の容量をチップにできる限り近づけて配置する必要があります。

SN65LVDS1 SN65LVDS2 SN65LVDT2 推奨される LVDS バイパス コンデンサのレイアウト図 9-2 推奨される LVDS バイパス コンデンサのレイアウト
  1. Howard Johnson & Martin Graham.1993. High Speed Digital Design – A Handbook of Black Magic. Prentice Hall PRT. ISBN number 013395724.