JAJSTP1E December   2003  – March 2024 SN65MLVD200A , SN65MLVD202A , SN65MLVD204A , SN65MLVD205A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  電気特性 - ドライバ
    7. 6.7  電気特性 - レシーバ
    8. 6.8  電気的特性　–　デジタル入力および出力
    9. 6.9  スイッチング特性 – ドライバ
    10. 6.10 スイッチング特性 – レシーバ
    11. 6.11 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 パワーオン リセット
      2. 8.3.2 ESD 保護
    4. 8.4 デバイスの機能モード
      1. 8.4.1 デバイス機能表
      2. 8.4.2 等価な入力および出力回路図
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  電源電圧
        2. 9.2.2.2  電源バイパス容量
        3. 9.2.2.3  ドライバの入力電圧
        4. 9.2.2.4  ドライバ出力電圧
        5. 9.2.2.5  終端抵抗
        6. 9.2.2.6  レシーバの入力信号
        7. 9.2.2.7  レシーバ入力スレッショルド (フェイルセーフ)
        8. 9.2.2.8  レシーバ出力信号
        9. 9.2.2.9  メディアの相互接続
        10. 9.2.2.10 PCB の伝送ライン
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 マイクロストリップとストリップラインのトポロジ
      2. 11.1.2 誘電体の種類と基板構造
      3. 11.1.3 推奨されるスタック レイアウト
      4. 11.1.4 パターン間の分離
      5. 11.1.5 クロストークおよびグランド バウンスの最小化
      6. 11.1.6 デカップリング
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
サーマルパッド・メカニカル・データ
発注情報

6.6 電気特性 - ドライバ

推奨動作条件範囲内 (特に記述のない限り)
パラメータテスト条件最小値(1)標準値 (2)最大値単位
|VAB| または
|VYZ|		差動出力電圧の大きさ図 7-2 を参照480650mV
Δ|VAB| または
Δ|VYZ|		ロジック状態間の差動出力電圧の大きさの変化-5050mV
VOS(SS)定常同相出力電圧図 7-3 を参照0.81.2V
ΔVOS(SS)ロジック状態間での定常同相出力電圧の変化-5050mV
VOS(PP)ピーク ツー ピークの同相出力電圧150mV
VY(OC) または
VA(OC)		最大定常断線出力電圧図 7-7 を参照02.4V
VZ(OC) または
VB(OC)		最大定常断線出力電圧02.4V
VP(H)電圧オーバーシュート、Low レベルから High レベルへの出力図 7-5 を参照1.2 VSSV
VP(L)電圧オーバーシュート、High レベルから Low レベルへの出力-0.2 VSSV
IIHHigh レベル入力電流 (D、DE)VIH = 2V～VCC010µA
IILLow レベル入力電流 (D、DE)VIL = GND～0.8V010µA
|IOS|差動短絡出力電流の大きさ図 6-4 を参照24mA
IOZ高インピーダンス状態の出力電流 (ドライバのみ)–1.4V ≤ (VY または VZ) ≤ 3.8V、
その他の出力 = 1.2V		-1510µA
IO(OFF)電源オフ出力電流–1.4V ≤ (VY または VZ) ≤ 3.8V、その他の出力 = 1.2V、0V ≤ VCC≤ 1.5V-1010µA
CY または CZ出力容量VI = 0.4sin(30E6πt) + 0.5V、(3)
その他の入力は 1.2V、ドライバはディセーブル		3pF
CYZ差動出力容量VAB = 0.4sin(30E6πt)V、(3)
ドライバはディセーブル		2.5pF
CY/Z出力容量バランス、(CY/CZ)0.991.01
(1) このデータシートでは、最も小さい正 (最も大きな負の) 制限を最小として指定する代数的規約を使用します。
(2) 標準値はすべて 25℃で、3.3V の電源電圧を使用します。
(3) HP4194A インピーダンス アナライザ (または同等のもの)