JAJSRD1B August   2014  – February 2024 THS4541

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性：(Vs+) – Vs– = 5V
    6. 6.6 電気的特性：(Vs+) – Vs– = 3 V
    7. 6.7 代表的特性 (5V 単一電源)
    8. 6.8 代表的特性：3V 単一電源
    9. 6.9 代表的特性：電源電圧範囲：3V～5V
  8. 7 パラメータ測定情報
    1. 7.1 特性評価回路の例
    2. 7.2 周波数応答の形状係数
    3. 7.3 I/O ヘッドルームに関する検討事項
    4. 7.4 出力 DC 誤差およびドリフトの計算値と、抵抗の不均衡の影響
    5. 7.5 ノイズ解析
    6. 7.6 高調波歪みに影響を与える要因
    7. 7.7 容量性負荷の駆動
    8. 7.8 熱解析
  9. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1 用語とアプリケーションの前提条件
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 差動 I/O
      2. 8.3.2 パワーダウン制御ピン (PD)
        1. 8.3.2.1 電源シャットダウン動作時の特長
      3. 8.3.3 入力オーバードライブ動作
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シングルエンド ソースから差動出力への動作
        1. 8.4.1.1 シングルエンド入力から差動出力への変換における AC 結合信号パスの検討事項
        2. 8.4.1.2 シングルエンドから差動への変換における DC 結合入力信号パスの検討事項
        3. 8.4.1.3 FDA のシングルエンドから差動構成への変換を行うための抵抗設計式
        4. 8.4.1.4 シングルエンドから差動 FDA 構成における入力インピーダンス
      2. 8.4.2 差動入力から差動出力への動作
        1. 8.4.2.1 AC 結合された差動入力から差動出力への設計の問題
        2. 8.4.2.2 DC 結合された差動入力から差動出力への設計の問題
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 Designing Attenuators
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 高性能 ADC とのインターフェイス
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスのサポート
      1. 10.1.1 開発サポート
        1. 10.1.1.1 TINA シミュレーション・モデルの機能
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.2.1.2 詳細な設計手順

THS4541 を低 DC ノイズ ゲイン、またはより高い帰還抵抗で動作させた場合、位相マージンはさらに小さくなり、ゲイン 0.1 (1/10 の減衰) という条件で 図 6-1 に示すような応答ピーキングが生じます。これは、THS4541 をアッテネータ (大きい電圧入力を受け入れて、制御された出力であるコモン モード電圧を中心とした純粋な差動信号へ変換) として動作させる場合に役立つことが多いですが、図 6-1 に示される応答ピーキングは通常は望ましくはありません。このピーキングを低減または除去するには、いくつかの方法がありますが、通常は出力ノイズが大きくなります。DC 技術を使用することで、出力ノイズの帯域幅は常に増加しますが、AC ノイズ ゲイン シェーピング技術の使用によりノイズは最大化されます。しかし、標準的なパッシブ フィルタでフィルタが可能なより高い周波数でのみ、この段より後ろで使用できることがあります。図 9-1 に、図 7-1 における 0.1V/V テストのゲインの概略図を示します。

この構成では通常の 18°の位相マージンであるため、(表 7-2 より)、図 6-1 では非常に高いピーク時応答となっています。このようなピーキングを除去するには、RF 素子と差動入力コンデンサの間に 2 つのフィードバック コンデンサを配置します。これらのコンデンサを追加することにより、高周波数において、抵抗性が設定されたノイズ ゲイン (ここでは NG1、表 7-2 より 1:1) から容量性分割器へと、より高いノイズ ゲイン (ここでは NG2) を平坦化して遷移します。このアプローチの鍵となるのは、ノイズ ゲインがピークへと増加を開始する Zo に着目することです。以下の項だけを使用し、閉ループのフラットな (バターワース) 応答に着目すると、Zo に対するこのソリューションのシーケンスを理解し、コンデンサの値を得ることができます。

  1. ゲイン帯域幅積 (Hz) (THS4541 では 850MHz)
  2. NG1 (= 1.1、ただし、0.1V/V 設計の減衰ゲインの場合)
  3. NG1 より高くなるよう選択した目標高周波数ノイズ ゲイン (この設計では NG2 = 3.1V/V を選択)
  4. 帰還抵抗値、Rf (この設計例では、この差動設計の想定バランスとして 402Ω)

以上の要素から、非代償性電圧帰還オペアンプまたは FDA については、次の 式 15 を使用して Zo (Hz) を求めます。

式 15. GUID-524C47A1-5F85-4A2B-8A54-9BDABDEB79DD-low.gif

ノイズ ゲインにおけるこの目標ゼロ周波数から、式 16 を使用して、帰還コンデンサを求めます。

式 16. GUID-1734BCCF-AA76-4889-A987-D1B24FA18389-low.gif

次に、加算接合部の入力キャパシタンスを求めます。式 17 は、コンデンサが接地されているシングルエンド オペアンプ (OPA847 など) 用です。電圧帰還 FDA に 式 17 を使用するには、目標値を半分にして、その結果を 2 つの入力の間に格納します (内部の差動容量を指定することで外部値を削減)。

式 17. GUID-DF652AE6-29F6-4136-B986-483136D99DDF-low.gif

式 15 を使用して外部補償素子を 式 17に設定すると、結果のフラットな帯域幅の周波数 f-3dB を 式 18 に示すように推定することができます。

式 18. GUID-1F1AE6CE-777C-40C1-9E88-9D8674F41247-low.gif

図 9-1 の減衰回路における THS4541 に対してこのステップを実行すると、図 9-2 で使用可能な補償を算出することができます。ここでは、式 18 により 252MHz の帯域幅が算出されます (Zo の目標値は 74.7MHz)。

GUID-B6EEACD0-469D-42EF-BBBA-1ADAFB7BFD39-low.gif 図 9-2 THS4541 を使用した補償アッテネータ回路

入力の両端の 1pF は、実際は内部の差動容量を含めると合計 1.85pF になり、式 17 よりシングルエンド設計の場合は、Cs = 3.7pF となります。

これらの 2 種類の設計 (コンデンサがある場合とない場合) については、THS4541 を使用してベンチテストとシミュレーションが行われ、図 9-3 の結果となりました。

この方法は、低位相マージンのアッテネータ アプリケーションとして始まったものですが、応答の平坦化に有用です。このシミュレーション モデルは、非常に良く機能しており、ピークを予測するとともに、外部コンデンサを付けた場合と同じ性能向上を示しています。いずれも、0.1V/V ゲインの設計に対して約 250MHz のフラットな閉ループ帯域幅を提供します。この例では、出力ノイズは 70MHz 以上でピークに向かい始めます (コンデンサのノイズ ゲイン シェーピングの結果)。この技術を使用して、ポストフィルタリングによって、積分ノイズの増加を最小限に抑えることができます。このソリューションを利用して、8Vpp の差動出力を逐次比較レジスタ (SAR) ADC に供給することにより (示すように 2.5V Vocm を使用)、この回路は最大 ±40V の入力を受け付け、4kΩ の入力 Rg1 によりソースから ±10mA が流れます。