JAJSRD1B August   2014  – February 2024 THS4541

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. デバイス比較表
  6. ピン構成および機能
  7. 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性:(Vs+) – Vs– = 5V
    6. 6.6 電気的特性:(Vs+) – Vs– = 3 V
    7. 6.7 代表的特性 (5V 単一電源)
    8. 6.8 代表的特性:3V 単一電源
    9. 6.9 代表的特性:電源電圧範囲:3V~5V
  8. パラメータ測定情報
    1. 7.1 特性評価回路の例
    2. 7.2 周波数応答の形状係数
    3. 7.3 I/O ヘッドルームに関する検討事項
    4. 7.4 出力 DC 誤差およびドリフトの計算値と、抵抗の不均衡の影響
    5. 7.5 ノイズ解析
    6. 7.6 高調波歪みに影響を与える要因
    7. 7.7 容量性負荷の駆動
    8. 7.8 熱解析
  9. 詳細説明
    1. 8.1 概要
      1. 8.1.1 用語とアプリケーションの前提条件
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 差動 I/O
      2. 8.3.2 パワーダウン制御ピン (PD)
        1. 8.3.2.1 電源シャットダウン動作時の特長
      3. 8.3.3 入力オーバードライブ動作
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シングルエンド ソースから差動出力への動作
        1. 8.4.1.1 シングルエンド入力から差動出力への変換における AC 結合信号パスの検討事項
        2. 8.4.1.2 シングルエンドから差動への変換における DC 結合入力信号パスの検討事項
        3. 8.4.1.3 FDA のシングルエンドから差動構成への変換を行うための抵抗設計式
        4. 8.4.1.4 シングルエンドから差動 FDA 構成における入力インピーダンス
      2. 8.4.2 差動入力から差動出力への動作
        1. 8.4.2.1 AC 結合された差動入力から差動出力への設計の問題
        2. 8.4.2.2 DC 結合された差動入力から差動出力への設計の問題
  10. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 Designing Attenuators
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 高性能 ADC とのインターフェイス
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスのサポート
      1. 10.1.1 開発サポート
        1. 10.1.1.1 TINA シミュレーション・モデルの機能
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

代表的特性 (5V 単一電源)

Vs+ = 5V、Vs– = GND、Vocm はオープン、50Ω シングルエンド入力から差動出力、、ゲイン = 2V/V、Rload = 500Ω、TA ≈ 25℃ (特に記述のない限り)

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Rf = 402Ω、抵抗値については 図 7-1 および 表 8-1 を参照
図 6-1 小信号周波数応答とゲインとの関係
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Vout = 100mVPP図 7-1 を参照、Vocm は調整済み
図 6-3 小信号周波数応答と Vocm との関係
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負荷 100mVPP、Av = 2 (図 7-11 を参照)、Cload の前の出力に 2 つの直列の Ro を追加
図 6-5 小信号周波数応答と Cload との関係
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50MHz 入力、0.3ns 入力エッジ レート、シングルエンドから差動出力、DC 結合、図 7-3 を参照
図 6-7 小信号および大信号のステップ応答
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G = 5V/V、50MHz 入力、0.3ns 入力エッジ レート、シングルエンド入力から差動出力、図 7-3 を参照
図 6-9 小信号および大信号のステップ応答
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2ns の入力遷移時間のシミュレーション (図 7-3 を参照)
 
図 6-11 小信号および大信号ステップ セトリング タイム
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Vo = 2VPP図 7-1 を参照
図 6-13 全周波数帯域の高調波歪み
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1VPP (各トーン)、図 7-1 を参照
図 6-15 全周波数帯域の IMD2 と IM3
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f = 10MHz、2VPP 出力、
図 6-17 高調波歪みと Vocm との関係
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図 7-1 を参照
図 6-2 周波数応答と Vopp との関係
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Vout = 100mVPP図 7-1 を参照、RL は調整済み
図 6-4 小信号周波数応答と Rload との関係 (RL)
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Ro は 2 つの直列出力抵抗であり、500Ω と並列の差動 Cload へ、図 7-11 および 表 8-1 を参照
図 6-6 推奨される Ro と Cload との関係
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Av = 2、22pF Cload への 500mVPP 出力、
図 7-11 を参照
図 6-8 容量性負荷へのステップ応答
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G = 5V/V、22pF Cload への 500mVPP 出力、図 7-11 および 表 8-1 を参照
図 6-10 容量性負荷へのステップ応答
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シングルエンドから差動、ゲイン = 2(図 7-3 を参照)
2 倍の入力オーバードライブ
図 6-12 オーバードライブ復帰性能
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f = 10MHz、図 7-1 を参照
図 6-14 高調波歪みと出力スイングとの関係
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f = 10MHz、図 7-1 を参照、Rload は調整済み
図 6-16 高調波歪みと Rload との関係
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f = 10MHz、2VPP
図 6-18 高調波歪みとゲインとの関係