JAJSRD1B August   2014  – February 2024 THS4541

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性：(Vs+) – Vs– = 5V
    6. 6.6 電気的特性：(Vs+) – Vs– = 3 V
    7. 6.7 代表的特性 (5V 単一電源)
    8. 6.8 代表的特性：3V 単一電源
    9. 6.9 代表的特性：電源電圧範囲：3V～5V
  8. 7 パラメータ測定情報
    1. 7.1 特性評価回路の例
    2. 7.2 周波数応答の形状係数
    3. 7.3 I/O ヘッドルームに関する検討事項
    4. 7.4 出力 DC 誤差およびドリフトの計算値と、抵抗の不均衡の影響
    5. 7.5 ノイズ解析
    6. 7.6 高調波歪みに影響を与える要因
    7. 7.7 容量性負荷の駆動
    8. 7.8 熱解析
  9. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1 用語とアプリケーションの前提条件
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 差動 I/O
      2. 8.3.2 パワーダウン制御ピン (PD)
        1. 8.3.2.1 電源シャットダウン動作時の特長
      3. 8.3.3 入力オーバードライブ動作
    4. 8.4 デバイスの機能モード
      1. 8.4.1 シングルエンド ソースから差動出力への動作
        1. 8.4.1.1 シングルエンド入力から差動出力への変換における AC 結合信号パスの検討事項
        2. 8.4.1.2 シングルエンドから差動への変換における DC 結合入力信号パスの検討事項
        3. 8.4.1.3 FDA のシングルエンドから差動構成への変換を行うための抵抗設計式
        4. 8.4.1.4 シングルエンドから差動 FDA 構成における入力インピーダンス
      2. 8.4.2 差動入力から差動出力への動作
        1. 8.4.2.1 AC 結合された差動入力から差動出力への設計の問題
        2. 8.4.2.2 DC 結合された差動入力から差動出力への設計の問題
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 Designing Attenuators
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 高性能 ADC とのインターフェイス
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスのサポート
      1. 10.1.1 開発サポート
        1. 10.1.1.1 TINA シミュレーション・モデルの機能
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5 ノイズ解析

図 7-10 は、出力ノイズ解析の最初のステップを示しています。それは、アプリケーション回路を最も単純な形に削減して、グランドに対して、フィードバックおよびゲイン設定素子を等しくすることです。ここでは、FDA および抵抗のノイズ項を考慮します。

GUID-C6487F41-8AE9-4BA3-9416-D196636F2E42-low.gif図 7-10 FDA ノイズ解析回路

それぞれの項にノイズ電力が示されています。Rf と Rg の項がそれぞれの側で一致している場合は、差動出力の合計ノイズはこれらの個別の項の RSS になります。式 6 に、NG ≡ 1 + Rf / Rg を使用した総出力ノイズを示します。各抵抗ノイズの項は、4kTR 電力です。

式 6. GUID-AC430B51-9DDE-49A8-A433-4D8EBDDF261D-low.gif

最初の項は、差動入力スポットノイズとノイズ ゲインの積です。2 番目の項は、入力電流ノイズと帰還抵抗の積です (2 つの項があるため、電力は 1 つの項の 2 倍になります)。最後の項は、Rf 抵抗と Rg 抵抗の両方で生じる出力ノイズです。出力ノイズ電力は各側に同時に追加されるため、これも 2 倍になります。50Ω、マッチング、シングルエンドから差動ゲインへの正確な値を使用して、Rf = 402Ω 固定 (表 8-1 を参照) で掃引し、固有雑音 eni = 2.2nV および In = 1.9pA (THS4541 の場合) を使用すると、式 6 より出力スポットノイズが求められます。次に、信号ゲイン (Av) で割ると、入力換算スポットノイズ (ei) が 表 7-5 に示すように得られます。

表 7-5 掃引したゲイン出力および入力換算スポットノイズの計算値(1)
Av Rt、EXACT (Ω) Rg1、EXACT (Ω) Rg2、EXACT (Ω) ノイズ ゲイン eno (nV/√ Hz) ei (nV/√ Hz)
1 55.2 399 425 1.94 6.64 6.64
2 60.1 191 218 2.85 8.71 4.36
3 65.6 124 153 3.63 10.7 3.56
4 72 89.7 119 4.37 12.1 3.03
5 79.7 67.8 98.3 5.09 13.7 2.74
6 89.1 54.2 86.5 5.65 15.4 2.56
7 101 43.2 76.6 6.25 16.7 2.39
8 117 35.2 70.1 6.74 17.3 2.16
9 138 29.0 65.8 7.11 18.6 2.06
10 170 23.6 62.5 7.44 18.9 1.89
11 220 18.7 59.3 7.78 19.6 1.78
12 313 14.6 57.7 7.97 20.0 1.66
13 545 10.8 56.6 8.11 20.3 1.56
14 2209 7.26 56.1 8.16 21.1 1.50
(1) Rf = 402Ω

入力換算 ei が 2.2nV/√Hz 未満になるのは、THS4541 でゲインが 7V/V を上回っている場合のみです。これは、ソース インピーダンスが NG の計算式に含まれる場合、NG は Av 未満となるためです。