JAJA772A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1はじめに
  5. 2デジタル インターフェイスのタイミング仕様に関する設計上の課題
  6. 3クロック エッジ遅延補償を使用した設計アプローチ
    1. 3.1 ソフトウェアで設定可能な位相遅延によるクロック信号補償
    2. 3.2 ハードウェアで構成可能な位相遅延によるクロック信号補償
    3. 3.3 クロック復帰によるクロック信号補償
    4. 3.4 MCU におけるクロック反転によるクロック信号補償
  7. 4テストと検証
    1. 4.1 試験装置とソフトウェア
    2. 4.2 ソフトウェアで設定可能な位相遅延によるクロック信号補償のテスト
      1. 4.2.1 テスト構成
      2. 4.2.2 テスト測定結果
    3. 4.3 MCU におけるクロック反転によるクロック信号補償のテスト
      1. 4.3.1 テスト構成
      2. 4.3.2 テスト測定結果
        1. 4.3.2.1 テスト結果 – GPIO123 でのクロック入力の反転なし
        2. 4.3.2.2 テスト結果 – GPIO123 でのクロック入力のクロック反転
    4. 4.4 計算ツールによるデジタル インターフェイス タイミングの検証
      1. 4.4.1 補償方法のないデジタル インターフェイス
      2. 4.4.2 一般的に使用される方法 - クロック周波数の低減
      3. 4.4.3 ソフトウェアで設定可能な位相遅延によるクロック エッジ補償
  8. 5まとめ
  9. 6参考資料
  10. 7Revision History

3.1 ソフトウェアで設定可能な位相遅延によるクロック信号補償

ソフトウェアで設定可能な位相遅延を持つ追加の位相ロック クロック信号を使用する最初の補償方法を、図 3-1 に示します。この補償方法では、位相シフトされたクロック信号 CLKOUT_delay が、シグマ デルタ フィルタ モジュール (SDFM) の SD0_CLK へのクロック入力として使用されます。C2000 MCU など、他の種類のデルタ シグマ変調器やMCU の補償方法も同じ原理に従います。

ソフトウェアで設定可能なクロック位相遅延付き AMC1306M25 - AM243x MCU インターフェイス図 3-1 ソフトウェアで設定可能なクロック位相遅延付き AMC1306M25 - AM243x MCU インターフェイス

2 番目の位相シフトされたクロック信号を実装することで、最高の自由度とユーザーによる構成変更が可能になります。これは、ソフトウェアで単に位相シフトの値を変更するだけで、各種絶縁型変調器の最小ホールド時間 th(MIN) のさまざまな値を補償できることを意味します。図 3-2 に示すように、SD0_CLK 入力でのクロック信号の立ち上がりエッジは、クロック信号が SDFM のデータ サンプリング ポイントに適合するように位相シフトされます。AM243x PRU_ICSSG PRU のシグマ デルタ モードでのタイミング要件 は、最小セットアップ時間 tsu (SD_D-SD_CLK) (MIN) = 10ns に対して 10ns、最小ホールド時間 th(SD_CLK-SD_D) (MIN) = 5ns に対して 5ns です。AMC1306M25 の最小ホールド時間 th(MIN) は 3.5ns であるため、SDx_CLK 信号の立ち上がりクロック エッジを基準として、データ入力 SDx_D での正しいアクイジションを維持するために補償が必要になりますが、5ns が必要になることもあります。この補償方法を適用した後、AM243x PRU_ICSSG PRU のシグマ デルタ モードの 10ns の最小セットアップ タイミングおよび 5ns のホールド タイミング要件を満足します。図 3-2 を参照してください。

SD0_CLK (GPIO1_1) で 30ns 位相シフト クロック信号入力を使用した AM243x SDFM のタイミング図 3-2 SD0_CLK (GPIO1_1) で 30ns 位相シフト クロック信号入力を使用した AM243x SDFM のタイミング