KOKA047A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   요약
  3.   상표
  4. 1머리말
  5. 2디지털 인터페이스 타이밍 사양의 설계 과제
  6. 3클록 에지 지연 보상을 사용한 디자인 접근 방식
    1. 3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    2. 3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    3. 3.3 클록 반환을 통한 클록 신호 보상
    4. 3.4 MCU에서 클록 반전에 의한 클록 신호 보상
  7. 4테스트 및 검증
    1. 4.1 테스트 장비 및 소프트웨어
    2. 4.2 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상 테스트
      1. 4.2.1 테스트 설정
      2. 4.2.2 테스트 측정 결과
    3. 4.3 MCU에서 클록 반전에 의한 클록 신호 보상 테스트
      1. 4.3.1 테스트 설정
      2. 4.3.2 테스트 측정 결과
        1. 4.3.2.1 테스트 결과 – GPIO123에서 클럭 입력의 클럭 반전 없음
        2. 4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전
    4. 4.4 계산 툴을 사용한 디지털 인터페이스 타이밍 검증
      1. 4.4.1 보상 방법 없는 디지털 인터페이스
      2. 4.4.2 일반적으로 사용되는 방법 - 클록 주파수 줄이기
      3. 4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상
  8. 5결론
  9. 6참고 자료
  10. 7Revision History

3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상

그림 3-3에 AMC1306M25와 MCU 간 디지털 인터페이스의 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상이 나와 있습니다. 이 보상 방법을 사용하면 하드웨어의 위상 지연으로 인한 위상 전환 클록 신호가 MCU의 SDFM 모듈의 클록 입력 SDFM_CLKIN에 연결됩니다. 이러한 유형의 보상은 시그마-델타 필터 모듈이 있는 모든 MCU에 사용되지만, 외부 클록 소스 및 CMOS 인터페이스가 있는 절연 델타-시그마 모듈레이터의 경우에만 권장됩니다.

AMC1306M25 하드웨어 구성 가능 위상 지연에 의한 보상을 사용한 MCU로의 디지털 인터페이스그림 3-3 AMC1306M25 하드웨어 구성 가능 위상 지연에 의한 보상을 사용한 MCU로의 디지털 인터페이스

하드웨어에서 위상 지연을 구현하기 위해 로직 게이트 또는 버퍼를 사용하여 클록 신호에 전파 지연을 도입할 수 있습니다. 그러나, 하드웨어에서 지연을 구현할 때 지연 값은 자유도와 사용자 구성 가능성을 제한하는 하드웨어 블록의 전파 지연에 크게 좌우됩니다. 하드웨어 구성 가능 위상 지연을 사용한 클록 신호에 의한 보상의 작동 원리는 섹션 3.1에 설명된 것과 동일한 원리를 따릅니다.