KOKA047A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   요약
  3.   상표
  4. 1머리말
  5. 2디지털 인터페이스 타이밍 사양의 설계 과제
  6. 3클록 에지 지연 보상을 사용한 디자인 접근 방식
    1. 3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    2. 3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    3. 3.3 클록 반환을 통한 클록 신호 보상
    4. 3.4 MCU에서 클록 반전에 의한 클록 신호 보상
  7. 4테스트 및 검증
    1. 4.1 테스트 장비 및 소프트웨어
    2. 4.2 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상 테스트
      1. 4.2.1 테스트 설정
      2. 4.2.2 테스트 측정 결과
    3. 4.3 MCU에서 클록 반전에 의한 클록 신호 보상 테스트
      1. 4.3.1 테스트 설정
      2. 4.3.2 테스트 측정 결과
        1. 4.3.2.1 테스트 결과 – GPIO123에서 클럭 입력의 클럭 반전 없음
        2. 4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전
    4. 4.4 계산 툴을 사용한 디지털 인터페이스 타이밍 검증
      1. 4.4.1 보상 방법 없는 디지털 인터페이스
      2. 4.4.2 일반적으로 사용되는 방법 - 클록 주파수 줄이기
      3. 4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상
  8. 5결론
  9. 6참고 자료
  10. 7Revision History

4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상

소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상의 디지털 인터페이스가 그림 4-8에 나와 있습니다. 타이밍 다이어그램은 클록 주파수가 20MHz인 클록 신호를 보여주며, 이는 첫 번째 신호로 절연 델타-시그마 모듈레이터로 공급되는 클록 신호를 나타냅니다. 타이밍 다이어그램에 표시된 두 번째 신호는 데이터 시트에 제시된 일반 사양에 대한 절연 델타-시그마 변조기의 데이터 출력을 나타냅니다. 세 번째 신호는 MCU SDFM의 클록 입력에 공급되는 첫 번째 신호를 기준으로 10ns로 이동한 20MHz 클록 신호 위상을 나타냅니다.

소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상으로 20MHz 클록 주파수에서 데이터 시트의 일반 사양에 대한 AMC1305L25로의 타이밍 다이어그램 C2000 디지털 인터페이스그림 4-8 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상으로 20MHz 클록 주파수에서 데이터 시트의 일반 사양에 대한 AMC1305L25로의 타이밍 다이어그램 C2000 디지털 인터페이스

최소값과 최대값을 포함하여 계산된 설정 및 홀드 시간이 표 4-4에 나와 있습니다. 위상 지연을 소프트웨어에서 구성할 수 있으므로, 데이터 수집 타이밍이 데이터 신호의 중심에 오도록 위상 지연 값을 선택할 수 있습니다. 이를 통해 시스템의 허용 오차가 데이터 수집에 영향을 주지 않도록 설정 및 홀드 시간에 가능한 최대 여유 값을 사용할 수 있습니다. 계산 툴은 디지털 타이밍 인터페이스의 여유 값을 제공하므로 시스템의 허용 오차를 파악할 수 있습니다. 10ns의 선택된 위상 지연의 경우 최소 설정 시간은 15.6ns로, MCU 설정 시간 요구 사항 10ns을 빼면 여유 값이 5.6ns입니다. 최소 유지 시간에 대한 여유 값도 이렇게 계산되며 6.7ns입니다.

표 4-4 소프트웨어 구성 가능 위상 지연을 사용한 20MHz 클록에서 AMC1305L25를 사용하는 TMS320F28379D 디지털 인터페이스 타이밍
위상 지연제안된 위상 지연선택된 위상 지연
최소4.4 ns10.0 ns
최대16.7ns
MCU에서 최소 설정 시간15.6 ns
MCU에서 최대 설정 시간33.3 ns
MCU에서 최소 홀드 시간16.7ns
MCU에서 최대 홀드 시간34.4 ns