KOKA047A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   요약
  3.   상표
  4. 1머리말
  5. 2디지털 인터페이스 타이밍 사양의 설계 과제
  6. 3클록 에지 지연 보상을 사용한 디자인 접근 방식
    1. 3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    2. 3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    3. 3.3 클록 반환을 통한 클록 신호 보상
    4. 3.4 MCU에서 클록 반전에 의한 클록 신호 보상
  7. 4테스트 및 검증
    1. 4.1 테스트 장비 및 소프트웨어
    2. 4.2 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상 테스트
      1. 4.2.1 테스트 설정
      2. 4.2.2 테스트 측정 결과
    3. 4.3 MCU에서 클록 반전에 의한 클록 신호 보상 테스트
      1. 4.3.1 테스트 설정
      2. 4.3.2 테스트 측정 결과
        1. 4.3.2.1 테스트 결과 – GPIO123에서 클럭 입력의 클럭 반전 없음
        2. 4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전
    4. 4.4 계산 툴을 사용한 디지털 인터페이스 타이밍 검증
      1. 4.4.1 보상 방법 없는 디지털 인터페이스
      2. 4.4.2 일반적으로 사용되는 방법 - 클록 주파수 줄이기
      3. 4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상
  8. 5결론
  9. 6참고 자료
  10. 7Revision History

4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전

그림 3-3은 GPIO123에 대한 입력인 클록 신호 SD1_C1과 GPIO122에 대한 입력인 위상 전환 데이터 신호 SD1_D1을 보여줍니다. 이 테스트 설정에서 GPIO123은 아래 그림과 같이 소프트웨어에 의해 반전됩니다.

// Set 3-sample qualifier for GPIO122 and GPIO123 and do not invert GPIO123
GPIO_SetupPinOptions(123, GPIO_INPUT, GPIO_INVERT | GPIO_QUAL3);   
GPIO_SetupPinMux(122,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_D1
GPIO_SetupPinMux(123,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_C1

데이터 SD1_D1은 이제 SD1_C1의 하강 에지에서 F28379D SDFM에 의해 샘플링되며, 이는 GPIO123 입력에서 반전 클록 신호의 상승 에지에 해당합니다. F28379D에서 샘플링된 데이터는 항상 논리 '0'이었으며, 아래 표시된 것처럼 Code Composer Studio에서 Sinc3 OSR64 필터 = -16384의 출력을 통해 검증되었습니다.

CCS의 클록 및 데이터 입력 테스트 신호(반전되지 않은 GPIO123)와 Sinc3 OSR 64 필터 출력그림 4-7 CCS의 클록 및 데이터 입력 테스트 신호(반전되지 않은 GPIO123)와 Sinc3 OSR 64 필터 출력

결론적으로 소프트웨어에서 GPIO 입력의 클럭 입력을 반전하여 클럭 신호 보상 방법을 검증하였습니다. 클록을 반전하면 클록 기간의 절반의 고정 지연이 클록 신호에 추가되며, 이는 SDFM 인증 GPIO(3-샘플) 모드 0에 대한 TMS320F28379D 설정 및 10ns의 최소 타이밍을 충족하기에 충분할 수 있습니다. 그러나 SDFM 인증 GPIO(3-샘플) 모드 0에 대한 MCU의 설정 및 유지의 결과 타이밍이 충족될 수 있는 경우 각 시스템 설계를 개별적으로 확인해야 합니다.