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ADC3649

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LVDS インターフェイスと最大 32,768 倍のデシメーション機能搭載、14 ビット、2 チャネル、500MSPS ADC

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製品詳細

Sample rate (max) (Msps) 500 Resolution (Bits) 16 Number of input channels 2 Interface type DDR LVDS Features Decimating Filter, Differential Inputs, High Dynamic Range, High Performance, Input buffer, Low power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 600 Architecture Pipeline SNR (dB) 74 ENOB (Bits) 12 SFDR (dB) 83 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 500 Resolution (Bits) 16 Number of input channels 2 Interface type DDR LVDS Features Decimating Filter, Differential Inputs, High Dynamic Range, High Performance, Input buffer, Low power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 600 Architecture Pipeline SNR (dB) 74 ENOB (Bits) 12 SFDR (dB) 83 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (RTD) 64 81 mm² 9 x 9
  • 14-bit, dual channel 250 and 500MSPS ADC
  • Noise spectral density: -158.5dBFS/Hz
  • Thermal Noise: 74.5dBFS
  • Single core (non-interleaved) ADC architecture
  • Power consumption:
    • 300mW/channel (500MSPS)
    • 250mW/channel (250MSPS)
    Aperture jitter: 75fs
  • Buffered analog inputs
    • Programmable 100Ω to 200Ω termination
  • Input full scale: 2Vpp
  • Full power input bandwidth (-3dB): 1.4GHz
  • Spectral performance (fIN = 70MHz, -1dBFS):
    • SNR: 73.8dBFS
    • SFDR HD2,3: 84dBc
    • SFDR worst spur: 90dBFS
  • Digital down-converters (DDCs)
    • Up to four independent DDCs
    • Complex and real decimation
    • Decimation: /2, /4 to /32768 decimation
    • 48-bit NCO phase coherent frequency hopping
  • DDR, Serial LVDS interface
    • 14-bit Parallel DDR LVDS for DDC bypass
    • 16-bit Serial LVDS for decimation
    • 32-bit output option for high decimation
  • 14-bit, dual channel 250 and 500MSPS ADC
  • Noise spectral density: -158.5dBFS/Hz
  • Thermal Noise: 74.5dBFS
  • Single core (non-interleaved) ADC architecture
  • Power consumption:
    • 300mW/channel (500MSPS)
    • 250mW/channel (250MSPS)
    Aperture jitter: 75fs
  • Buffered analog inputs
    • Programmable 100Ω to 200Ω termination
  • Input full scale: 2Vpp
  • Full power input bandwidth (-3dB): 1.4GHz
  • Spectral performance (fIN = 70MHz, -1dBFS):
    • SNR: 73.8dBFS
    • SFDR HD2,3: 84dBc
    • SFDR worst spur: 90dBFS
  • Digital down-converters (DDCs)
    • Up to four independent DDCs
    • Complex and real decimation
    • Decimation: /2, /4 to /32768 decimation
    • 48-bit NCO phase coherent frequency hopping
  • DDR, Serial LVDS interface
    • 14-bit Parallel DDR LVDS for DDC bypass
    • 16-bit Serial LVDS for decimation
    • 32-bit output option for high decimation

The ADC3648 and ADC3649 (ADC364x) are a 14-bit, 250MSPS and 500MSPS, dual channel analog to digital converter (ADC). The devices are designed for high signal-to-noise ratio (SNR) and deliver a noise spectral density of -158.5dBFS/Hz (500MSPS).

The power efficient ADC architecture consumes 300mW/ch at 500MSPS and provides power scaling with lower sampling rates (250mW/ch at 250MSPS).

The ADC364x includes an optional quad band digital down-converter (DDC) supporting wide band decimation by 2 to narrow band decimation by 32768. The DDC uses a 48-bit NCO which supports phase coherent and phase continuous frequency hopping.

The ADC364x is outfitted with a flexible LVDS interface. In decimation bypass mode, the device uses a 14-bit wide parallel DDR LVDS interface. When using decimation, the output data is transmitted using a serial LVDS interface reducing the number of lanes needed as decimation increases. For high decimation rates, the output resolution can be increased to 32-bit.

The ADC3648 and ADC3649 (ADC364x) are a 14-bit, 250MSPS and 500MSPS, dual channel analog to digital converter (ADC). The devices are designed for high signal-to-noise ratio (SNR) and deliver a noise spectral density of -158.5dBFS/Hz (500MSPS).

The power efficient ADC architecture consumes 300mW/ch at 500MSPS and provides power scaling with lower sampling rates (250mW/ch at 250MSPS).

The ADC364x includes an optional quad band digital down-converter (DDC) supporting wide band decimation by 2 to narrow band decimation by 32768. The DDC uses a 48-bit NCO which supports phase coherent and phase continuous frequency hopping.

The ADC364x is outfitted with a flexible LVDS interface. In decimation bypass mode, the device uses a 14-bit wide parallel DDR LVDS interface. When using decimation, the output data is transmitted using a serial LVDS interface reducing the number of lanes needed as decimation increases. For high decimation rates, the output resolution can be increased to 32-bit.
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技術資料

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* データシート ADC364x Dual-Channel, 14-Bit 250MSPS and 500MSPS Analog-to-Digital Converter (ADC) データシート PDF | HTML 2024年 12月 4日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

ADC3669EVM — ADC3669 の評価基板

ADC3669EVM は、高速 A/D コンバータ (ADC) ファミリ ADC3669 の評価用に設計されています。ADC3669EVM には、16 ビット、デュアルチャネル ADC である ADC3669 と、最大 500MSPS のサンプリング レートで動作する LVDS インターフェイスが搭載されています。ADC3669EVM を使用すると、このデバイス ファミリで利用可能なすべての分解能、サンプリング レート、チャネル数を評価できます。
ユーザー ガイド: PDF | HTML
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFNP (RTD) 64 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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