パッケージ情報
| パッケージ | ピン数 NFBGA (ZWT) | 361 |
| 動作温度範囲 (℃) -40 to 105 |
| パッケージ数量 | キャリア 90 | JEDEC TRAY (5+1) |
TMS320C6746 の特徴
- 375/456MHz C674x固定/浮動小数点VLIW DSP
- C674x 命令セット機能
- C67x+およびC64x+ ISAのスーパーセット
- 上限値: 3648MIPS、2746 MFLOPS
- アドレス可能バイト(8/16/32/64ビット・データ)
- 8ビット オーバーフロー保護
- ビット・フィールドの抽出、セット、クリア
- 正規化、飽和、ビット・カウント
- 16ビットのコンパクトな命令群
- C674x レベル2 キャッシュ・メモリ・アーキテクチャ
- 32KB L1PプログラムRAM/キャッシュ
- 32KB L1DデータRAM/キャッシュ
- 256KB マッピングされたユニファイド L2 RAM/キャッシュ
- フレキシブルなRAM/キャッシュ・パーティション(L1およびL2)
- 拡張ダイレクト・メモリ・アクセス・コントローラ3 （EDMA 3）:
- チャネル・コントローラ×2
- 転送コントローラ×3
- 独立したDMAチャネル×64
- クイックDMAチャネル×16
- プログラマブルなバースト転送サイズ
- TMS320C674x 浮動小数点 VLIW DSPコア
- 非アラインド・サポート付きのロード/ストア・アーキテクチャ
- 汎用32ビット・レジスタ×64
- 32/40ビットALU機能ユニット×6
- 32ビット整数、SP (IEEE単精度/32ビット)およびDP (IEEE倍精度/64ビット)浮動小数点をサポート
- 1クロックにSPを4つまで追加すること、2クロック毎にDPを4つまで追加することをサポート
- サイクル毎の平方根逆数近似(RSQRxP)操作、浮動小数点(SPまたはDP)逆数近似(RCPxP) 2回までをサポート
- 2つの乗算機能ユニット:
- 混合精度IEEE浮動小数点乗算のサポート範囲:
- 2 SP × SP → SP (1クロックごと)
- 2 SP × SP → DP (2クロックごと)
- 2 SP × DP → DP (3クロックごと)
- 2 DP × DP → DP (4クロックごと)
- 固定小数点乗算では、クロック・サイクルごとに32×32ビット乗算2回、16×16ビット乗算4回、8×8ビット乗算8回のいずれかと、複素乗算をサポート
- 混合精度IEEE浮動小数点乗算のサポート範囲:
- 命令パッキングによるコード・サイズの削減
- 全命令の条件
- モジュロ・ループ操作へのハードウェアによるサポート
- 保護されたモード操作
- エラー検出とプログラム・リダイレクト用の例外サポート
- ソフトウェア・サポート：
- TI DSPBIOS™
- チップ・サポートおよびDSPライブラリ
- 1.8Vまたは3.3V LVCMOS I/O (USB およびDDR2インターフェイスを除く)
- 2種の外部メモリ・インターフェイス:
- EMIFA
- NOR (8または16ビット幅データ)
- NAND (8または16ビット幅データ)
- 128MBアドレス空間の16ビットSDRAM
- 次のいずれかを使用するDDR2/Mobile DDRメモリ・コントローラ
- 256MBアドレス空間の16ビットDDR2 SDRAM
- 256MBアドレス空間の16ビットmDDR SDRAM
- EMIFA
- 構成可能な16550 UARTモジュール×3:
- モデム制御信号機能
- 16バイトFIFO
- 16xまたは13x のオーバー・サンプリング・オプション
- 2つのシリアル・ペリフェラル・インターフェイス(SPI)、それぞれに複数のチップ・セレクトを搭載
- 2つのマルチメディア・カード(MMC)/セキュア・デジタル(SD)カード・インターフェイス、セキュア・データI/O (SDIO)インターフェイス搭載
- 2つのマスタおよびスレーブI2C Bus™
- 1つのホスト・ポート・インターフェイス(HPI)、16ビット幅の多重化アドレス/データ・バスにより広帯域幅を実現
- プログラマブル・リアルタイム・ユニット・サブシステム (PRUSS)
- 独立したプログラマブル・リアルタイム・ユニット(PRU)コア×2
- 32ビット ロード/ストア RISC アーキテクチャ
- コアあたり4KBの命令RAM
- コアあたり512バイトのデータRAM
- ソフトウェアによりPRUSSを無効化し電力を削減
- PRUコアの通常のR31出力に加えて、各PRUのレジスタ30をサブシステムからエクスポート
- 標準電力管理機能
- クロック・ゲーティング
- シングルPSCクロック・ゲーティング・ドメイン内の全サブシステム
- 専用割り込みコントローラ
- 専用SCR (Switched Central Resource)
- 独立したプログラマブル・リアルタイム・ユニット(PRU)コア×2
- USB 2.0 OTGポートと内蔵PHY (USB0)
- USB 2.0 高速/フルスピード・クライアント
- USB 2.0 高速/フルスピード/低速ホスト
- エンドポイント 0 (制御)
- エンドポイント1、2、3、4 (制御、バルク、割り込み、またはISOC) RX/TX
- マルチチャネル・オーディオ・シリアル・ポート (McASP)×1:
- 2つのクロック・ゾーンと16本のシリアル・データ・ピン
- TDM、I2S、類似フォーマットをサポート
- DIT可能
- 送受信用FIFOバッファ
- 2 マルチチャネル・バッファ・シリアル・ポート (McBSP):
- TDM、I2S、類似フォーマットをサポート
- AC97 オーディオ・コーデック・インターフェイス
- 通信インターフェイス (ST-Bus、H100)
- 128チャネルTDM
- 送受信用FIFOバッファ
- 10/100MbpsイーサネットMAC（EMAC）:
- IEEE 802.3 準拠
- MIIメディア非依存インターフェイス
- RMII縮小メディア非依存インターフェイス
- データ管理I/O (MDIO)モジュール
- ビデオ・ポート・インターフェイス（VPIF）:
- 8ビットSD (BT.656)×2、16ビット×1またはRAW(8/10/12ビット)×1のビデオ・キャプチャ・チャネル
- 8ビットSD (BT.656)×2、16ビット×1のビデオ・キャプチャ・チャネル
- ユニバーサル・パラレル・ポート（uPP）
- FGPAおよびデータ・コンバータ用高速パラレル・インターフェイス
- 2つのチャネル上のデータ幅は8～16ビット
- シングル・データ・レートまたはデュアル・データ・レート転送
- START、ENABLE、WAIT制御により複数インターフェイスをサポート
- 32kHz発振器と個別の電源レールを持つリアルタイム・クロック(RTC)
- 64ビット汎用タイマ(各タイマは、32ビット タイマ2個として構成可能)×3
- 64ビット汎用タイマ、またはウォッチドッグ・タイマ(32ビット タイマ2個として構成可能)×1
- 高分解能拡張パルス幅変調回路(eHRPWM)×2:
- 周期および周波数制御機能付きの専用16ビット・タイム・ベース・カウンタ
- シングル・エッジ出力×6、デュアル・エッジ対称出力×6、またはデュアル・エッジ非対称出力×3
- デッドバンド生成
- 高周波数キャリアによるPWMチョッピング
- トリップ・ゾーン入力
- 32ビット拡張入力キャプチャ(eCAP) モジュール:
- キャプチャ入力(×3)、または補助パルス幅変調回路(APWM)出力(×3)として構成可能
- 最大4つのイベント・タイムスタンプをシングル・ショットでキャプチャ
- パッケージ:
- 361ボール 鉛フリー・プラスチック・ボール・グリッド・アレイ(PBGA) [ZCEサフィックス]、0.65mm ボール・ピッチ
- 361ボール 鉛フリーPBGA [ZWTサフィックス]、
0.80mm ボール・ピッチ
- 商用、拡張、または工業用温度
TMS320C6746 に関する概要
TMS320C6746 固定および浮動小数点DSPは、C674x DSPコアを基礎とする、低消費電力のアプリケーション・プロセッサです。このDSPは、TMS320C6000™ DSPプラットフォームの他のプロセッサよりもはるかに少ない電力を実現します。
このデバイスにより、相手先ブランドの製造業者(OEM)と相手先ブランドの設計製造業者(ODM)が、完全に統合されたミックスド・プロセッサ・ソリューションの柔軟性を最大限に生かしたプロセッサ性能、堅牢なオペレーティング・システム、豊富なユーザー・インターフェイスを持つデバイスを、迅速に売り出すことが可能になります。
デバイスのDSPコアでは、2レベルのキャッシュ・ベース・アーキテクチャが使用されています。
レベル1のプログラム・キャッシュ(L1P)は32KB ダイレクト・マップ・キャッシュで、レベル1のデータ・キャッシュ(L1D)は32KB 2ウェイ、セット・アソシエイティブ・キャッシュです。レベル2・プログラム・キャッシュ(L2P)は、プログラムおよびデータ空間で共有される256KBのメモリ空間で構成されています。L2メモリは、マップされたメモリ、キャッシュ、またはこれらの組み合わせとして構成可能です。システムの他のホストからDSP L2にアクセスできます。
ペリフェラル・セットは、以下を含みます: 管理データ入出力(MDIO)モジュール付き10/100Mbpsイーサネット・メディア・アクセス・コントローラ(EMAC); USB2.0 OTGインターフェイス×1; I2C Busインターフェイス×2; 16個のシリアライザとFIFOバッファ付きマルチチャネル・オーディオ・シリアル・ポート(McASP)×1; FIFOバッファ付きマルチチャネル・バッファード・シリアル・ポート(McBSP)×2; 複数チップ選択付きのシリアル・ペリフェラル・インターフェイス (SPI)×2; それぞれ構成可能(1つはウォッチドッグとして構成可能)な64ビット汎用タイマ×4; 構成可能な16ビット ホスト・ポート・インターフェイス(HPI)×1; 他のペリフェラルと多重化可能で、プログラマブルな割り込みおよびイベント生成モード付きのピンを各バンクが16ピン含む、汎用入出力(GPIO)ピンのバンク×9(最大);UARTインターフェイス(それぞれがRTSとCTSを持つ)×3; 高分解能拡張パルス幅変調回路(eHRPWM)ペリフェラル×2; 3つのキャプチャ入力または3つのAPWM出力として構成可能な32ビット拡張キャプチャ(eCAP) モジュール・ペリフェラル×3; 外部メモリ・インターフェイス×2: より低速なメモリまたはペリフェラル向けの非同期およびSDRAM外部メモリ・インターフェイス(EMIFA)×1; より高速なDDR2/Mobile DDR コントローラ×1。
EMACは、デバイスとネットワーク間の効率的なインターフェイスを提供します。EMACは、10Base-Tと100Base-TX、つまり10Mbpsと100Mbpsを半二重モードまたは全二重モードでサポートします。その上、MDIOインターフェイスがPHY構成で使用できます。EMACは、MIIとRMII両方のインターフェイスをサポートします。
ユニバーサル・パラレル・ポート(uPP)は、多くの種類のデータ・コンバータ、FPGA、他のパラレル・デバイスとの高速インターフェイスです。uPPは、両方のチャネル上の8～16ビットのプログラマブルなデータ幅をサポートします。シングル・データ・レートおよびダブル・データ・レート転送がSTART、ENABLE、およびWAIT信号とともにサポートされており、各種データ・コンバータの制御を実現します。
ビデオ・ポート・インターフェイス(VPIF)により、柔軟なビデオI/Oポートを使用できます。
豊富なペリフェラル・セットは、外部ペリフェラル・デバイスを制御する機能と、外部プロセッサと通信する機能を提供します。各ペリフェラルの詳細については、本書の関連セクションと、関連ペリフェラルのリファレンス・ガイドを参照してください。
デバイスには、DSP向けの開発ツールの一式が含まれます。これらのツールには、Cコンパイラ、プログラミングとスケジューリングを簡略化するDSPアセンブリ・オプティマイザ、およびソース・コードの実行を見やすくする Windows®デバッガ・インターフェイスが含まれています。