TPS3828
- 200ms (TPS3823、TPS3824、TPS825、TPS3828) または25ms (TPS3820) の固定遅延時間を持つパワーオン・リセット・ジェネレータ
- 手動リセット入力 (TPS3820、TPS3823、TPS825、TPS3828)
- アクティブ LOW (TPS3820、TPS3823、TPS3824、TPS825)、アクティブ HIGH (TPS3824およびTPS825)、およびオープン・ドレイン (TPS3828) で利用可能なリセット出力
- 電源電圧監視範囲: 2.5V、3V、3.3V、5V
- ウォッチドッグ・タイマ (TPS3820、TPS3823、TPS3824、TPS3828)
- 消費電流 15µA (標準値)
- 5ピン SOT-23 パッケージ
- 温度範囲:-40℃~85℃ (TPS3823A-33の場合 −40℃~125℃)
TPS382x ファミリの電圧監視 IC は、主にDSP やプロセッサを使用したシステムの初期化および起動タイミングの管理に最適です。電源投入時には、電源電圧 VDD が 1.1V を上回ると RESET がアサートされます。その後、この電源電圧監視 IC が VDD を監視し、VDD がスレッショルド電圧 VIT− を下回っている間は RESET をアクティブ LOW に維持します。内蔵のタイマは、システムを確実に正しくリセットさせるため、出力が非アクティブ状態 (HIGH) に戻るのを遅らせます。この遅延時間 td は、VDD がスレッショルド電圧を上回るとスタートします (VIT−+VHYS)。電源電圧がスレッショルド電圧 VIT− を下回ると、出力は再びアクティブ (LOW) になります。外付け部品は不要です。このファミリのデバイスはすべて、内部分圧回路により検出スレッショルド電圧 VIT- が固定値になっています。また TPS382x ファミリでは、ウォッチドッグのタイムアウトは、200ms (TPS3820) または 1.6s (TPS3823/4/8) のいずれかを選択できます。
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評価ボード
TPS382-Q1EVM — TPS382x-Q1 ウォッチドッグ内蔵電圧スーパーバイザの評価モジュール
The TPS382-Q1EVM evaluation module (EVM) has five different TPS382x-Q1 devices to let you evaluate and test the different features of the product family. The EVM includes devices with 2.5-V, 3-V, 3.3-V and 5-V fixed monitoring, watchdog input, manual reset, (...)
ユーザー ガイド: PDF
アセンブリの図面
System on Module for G3-PLC Power Line Comm. (CENELEC) Assembly Drawings
TIDRAH6.ZIP (116 KB)
アセンブリの図面
System on Module for Industrial Power Line Comm. (CENELEC) Assembly Drawings
TIDRAH9.PDF (116 KB)
アセンブリの図面
System on Module for Power Line Communication (FCC Frequency Band) Assembly
TIDRDG1.ZIP (241 KB)
アセンブリの図面
System on Module for Power Line Communication (CENELEC Freq. Band) Assembly
TIDRDO7.ZIP (206 KB)
アセンブリの図面
Extending Network Coverage Reliability Standards-based Protocols Assembly Files
TIDRLW0.ZIP (4442 KB)
部品表 (BOM)
System on Module for Prime Power Line Communication Bill of Materials (BOM)
TIDR365.ZIP (23 KB)
部品表 (BOM)
System on Module for Industrial Power Line Communication (CENELEC) BOM
TIDRAH8.PDF (110 KB)
部品表 (BOM)
System on Module for Power Line Communication (FCC Frequency Band) BOM
TIDRDF9.PDF (99 KB)
部品表 (BOM)
System on Module for Power Line Communication (CENELEC Freq. Band) BOM
TIDRDT0.PDF (98 KB)
部品表 (BOM)
Extending Network Coverage Reliability with Standards-based Protocols BOM
TIDRLV9.PDF (145 KB)
CAD/CAE シンボル
System on Module for Industrial Power Line Communication (CENELEC) CAD Files
TIDRAI0.ZIP (274 KB)
CAD/CAE シンボル
System on Module for Power Line Communication (FCC Frequency Band) CAD Files
TIDRDG2.ZIP (161 KB)
CAD/CAE シンボル
System on Module for Power Line Communication (CENELEC Freq. Band) CAD Files
TIDRDO8.ZIP (181 KB)
CAD/CAE シンボル
Extending Network Coverage Reliability with Standards-based Protocols CAD Files
TIDRLW2.ZIP (622 KB)
ガーバー・ファイル
TIDM-SOMPLC-F28M35 Power Line Communication System on Module Design Files
TIDC325.ZIP (1691 KB)
ガーバー・ファイル
System on Module for G3-PLC Power Line Communication (CENELEC) Gerber Files
TIDC617.ZIP (1056 KB)
ガーバー・ファイル
System on Module for Industrial Power Line Communication (CENELEC) Gerber Files
TIDC618.ZIP (1294 KB)
ガーバー・ファイル
System on Module for Power Line Communication (FCC Frequency Band) Gerber Files
TIDC972.ZIP (2483 KB)
ガーバー・ファイル
System on Module for Power Line Communication (CENELEC Freq. Band) Gerber Files
TIDC998.ZIP (317 KB)
ガーバー・ファイル
Extending Network Coverage Reliability with Standards-based Protocols Gerber
TIDCC76.ZIP (687 KB)
PCB レイアウト
System on Module for Industrial Power Line Communication (CENELEC) Layer Plots
TIDRAI1.PDF (1990 KB)
PCB レイアウト
System on Module for Power Line Communication (FCC Frequency Band) PCB Layout
TIDRDG0.PDF (2833 KB)
PCB レイアウト
System on Module for Power Line Communication (CENELEC Freq. Band) PCB Layout
TIDRDO6.ZIP (875 KB)
PCB レイアウト
Extending Network Coverage Reliability with Standard-based Protocols Layer Plots
TIDRLW1.ZIP (1320 KB)
回路図
System on Module for Industrial Power Line Communication (CENELEC) Schematic
TIDRAH7.PDF (68 KB)
回路図
System on Module for Power Line Communication (FCC Frequency Band) Schematic
TIDRDF8.PDF (54 KB)
回路図
System on Module for Power Line Communication (CENELEC Freq. Band) Schematic
TIDRDO5.PDF (49 KB)
回路図
Extending Network Coverage Reliability with Standards-based Protocols Schematic
TIDRLV8.PDF (707 KB)
シミュレーション・ツール
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。
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パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
---|---|---|
SOT-23 (DBV) | 5 | Ultra Librarian |
購入と品質
記載されている情報:
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
記載されている情報:
- ファブの拠点
- 組み立てを実施した拠点