TPS5516x-Q1 36V、1A 出力、2MHz、シングル・インダクタ、同期整流昇降圧レギュレータ

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1 特長

車載アプリケーション認定済み
下記内容で AEC-Q100 認定済み：
- デバイス温度グレード 1：–40℃～+125℃の動作時周囲温度範囲
- デバイス HBM ESD 分類レベル 2
- デバイス CDM ESD 分類レベル C4B
機能安全対応
- 機能安全システムの設計に役立つ資料を利用可能
V_OUT = 5V 時の入力電圧範囲：2V～36V
5V または 12V の固定出力電圧 (TPS55165-Q1)
5.7V～9V の可変出力電圧オプション
(TPS55160-Q1 および TPS55162-Q1)
最大 85% の効率
V_OUT = 5V および V_IN ≧ 5.3V 時の出力電流：1A
V_OUT = 5V および V_IN ≧ 3.8V 時の出力電流：0.8A
V_OUT = 5V および V_IN ≧ 2.3V 時の出力電流：0.4A
降圧モードと昇圧モードの自動遷移
低消費電力モードにより軽負荷条件での効率性が向上 (TPS55160-Q1 および TPS55165-Q1)
低消費電力モードでのデバイス静止電流：15µA 未満 (TPS55160-Q1 および TPS55165-Q1)
デバイス・シャットダウン時電流：3µA 未満
2MHz の強制固定周波数動作
選択可能なスペクトラム拡散 (TPS55160-Q1 および TPS55165-Q1)
電力ラッチ機能を備えた IGN によるウェークアップ
遅延時間の設定が可能なスマート・パワー・グッド出力
過熱保護および出力過電圧保護
使いやすい 20 ピン HTSSOP PowerPAD™ パッケージで供給

2 アプリケーション

始動 / 停止時に影響を受けやすい車載用電源アプリケーション
- インフォテインメントとクラスタ
- ボディ・エレクトロニクスおよびゲートウェイ・モジュール
入力電圧が変動する産業用アプリケーション
- ソーラー・バッテリ充電
- リチウムイオン・バッテリ・パック

3 概要

TPS5516x-Q1 デバイス・ファミリは、高電圧同期整流式の昇降圧 DC/DC コンバータです。自動車用バッテリなど、多種多様な入力電源からの安定した電源出力を実現します。降圧 / 昇圧オーバーラップ制御により、降圧モードおよび昇圧モードに自動的に切り替わり、最適な水準まで効率を高めることができます。TPS55165-Q1 の出力電圧は固定レベルである 5V または 12V に設定できる一方、TPS55160-Q1 および TPS55162-Q1 デバイスの出力電圧は、外付け分圧抵抗回路を使って 5.7V～9V の範囲で設定可能です。

通常の自動車用バッテリ電圧における出力電流は最大 1A で、一般的なバッテリ・クランク・プロファイルのように低い入力電圧では 0.4A を維持できます。この昇降圧コンバータは、固定周波数のパルス幅変調 (PWM) 制御回路を基礎とし、同期整流を使用して最大の効率を実現しています。スイッチング周波数を 2MHz (標準値) に設定しているため、小型インダクタを使用して占有面積を低減できます。

製品情報

部品番号	パッケージ⁽¹⁾	本体サイズ (公称)
TPS55160-Q1	HTSSOP (20)	6.50mm × 4.40mm
TPS55162-Q1
TPS55165-Q1

(1) 利用可能なパッケージについては、このデータシートの末尾にある注文情報を参照してください。

概略回路図

4 Revision History

Changes from Revision * (November 2017) to Revision A (December 2021)

機能安全の箇条書き項目を追加Go
文書全体にわたって表、図、相互参照の採番方法を更新Go
TPS55165-Q1 の製品情報の表から「プレビュー版として利用可能」のテキストを削除Go
デバイス・ピンに対応した正しいオフ / オン波形を示すために図を変更Go
プレビューの注を削除Go
Added text “IGN_PWRL = High” to the UVLO Test Conditions for POS 4.1a and 4.1b in the Electrical Characteristics tableGo
Updated Overcurrent Protection sectionGo
Changed schematic for Figure 9-1 and Figure 9-2 to correct the Off-On waveform alignment with device pins.Go
Changed schematic for Figure 9-3 and Figure 9-4 to correct the Off-On waveform alignment with device pins. Go
Changed schematic for Figure 9-5 to correct the Off-On waveform alignment with device pins. Go
Changed Equation 5 solution from "0.458 A" to "0.229 A"Go

5 概要 (続き)

選択可能なスペクトラム拡散オプションにより (TPS55160-Q1 および TPS55165-Q1)、放射電磁妨害 (EMI) の低減を支援します。ループ補償回路を内蔵しているため、外付け補償部品は不要です。低消費電力モードでは (TPS55160-Q1 および TPS55165-Q1)、静止電流が 15µA 未満となり、車載電子制御ユニット (ECU) をスタンバイ・モード (listen-to-CAN モードなど) に維持しながら、OEM の静止電流要件を満たすことができます。低消費電力モードをディスエーブルにし、全負荷電流範囲にわたり固定スイッチング周波数 2MHz (標準値) で、コンバータをフル連続モードで動作させることも可能です。インダクタの最大平均電流は、標準値 2A に制限されています。

バッテリの消耗を最小限に抑えるために、コンバータをディスエーブルできます。さらに、パワー・グッド (PG) ピンにより、出力レールが規定の許容値を下回った場合にそれが示されます。また、電力ラッチ機能を備えているため、外付けマイクロコントローラ・ユニット (MCU) で出力電圧を必要な期間利用できるようにすることも可能です。

このデバイスは、20 ピン HTSSOP PowerPAD パッケージで供給されます。

6 Pin Configuration and Functions

Figure 6-1 PWP PowerPAD™ Package20-Pin HTSSOP With Exposed Thermal PadTop View

Table 6-1 Pin Functions

PIN		I/O⁽¹⁾	TYPE⁽²⁾	DESCRIPTION
NAME	NO.	I/O⁽¹⁾	TYPE⁽²⁾	DESCRIPTION
PGND	1	—	G	Power-ground pin
L1	2	I	A	Buck power-stage switch node. Connect an inductor with a nominal value of 4.7 µH between the L1 and L2 pins.
BST1	3	I	A	Bootstrap node for the buck power stage. Connect a 100-nF capacitor between this pin and the L1 pin.
VINP	4	—	P	Supply-power input voltage. Connect this pin to the input supply line.
VINL	5	—	P	Supply-input voltage for internal biasing. Connect this pin to the input supply line.
IGN	6	I	D	Ignition-enable input signal. The ignition is enabled when this pin is high (1) and is disabled when this pin is low (0).
PS	7	I	D	Logic-level input signal to enable and disable low-power mode. The power mode is low-power mode when this pin is high (1) and is normal mode when this pin is low (1).
IGN_PWRL	8	I	D	Logic-level IGN power-latch signal. The IGN pin is latched when this pin is high (1) and is not latched when this pin is low (0).
SS_EN	9	I	D	Configuration pin to enable and disable the spread-Spectrum. The spread-spectrum feature is enabled when this pin is open and disabled when this pin is low.
PG_DLY	10	I	A	Configuration pin for power-good delay time. Connect this pin to a resistor with a value from 10kΩ to 100kΩ to configure the PG delay time from 0.5 ms to 40 ms. Connect this pin to ground for the default PG delay time which is 2 ms (typical).
VREG_Q⁽³⁾	11	I	A	Quiet feedback pin for the gate-drive supply of the buck-boost power stages. This pin must be connected close to the top side of the 4.7-µF (typical) decoupling capacitor at the VREG output pin.
VREG	12	O	A	Gate-drive supply for the buck-boost power stages. Apply a 4.7-µF (typical) decoupling capacitor at this pin to the power ground. The VREG pin cannot drive external loads in the application.
GND	13	—	G	Analog ground
VOS_FB	14	I	A	For the TPS55160-Q1 and TPS55162-Q1 devices, this pin is used to adjust the VOUT configuration. Connect this pin to a resistive feedback network with less than 1-MΩ total resistance between the VOUT pin, FB pin, and GND pin (analog ground). For the TPS55165-Q1 device, this pin is used to select the output voltage. The output voltage is set to 5 V when this pin is connected to the GND pin. The output voltage is 12 V when this pin is connected to the VREG pin.
PG	15	O	D	Output power good pin. This pin is an open-drain pin. The status of the power-good output is good when this pin is high (1) and has a failure when this pin is low (0)
VOUT_SENSE	16	I	A	Sense pin for the buck-boost converter output voltage. This pin must be connected to the VOUT pin.
VOUT	17	O	A	Buck-boost converter output voltage
GND	18	—	G	Analog ground
BST2	19	I	A	Bootstrap node for the boost power-stage. Connect a typical 100-nF capacitor between this pin and the L2 pin.
L2	20	I	A	Boost power-stage switch node. Connect an inductor with a nominal value of 4.7 µH between the L1 and L2 pins.
PowerPAD		—	—	The thermal pad must be soldered to the power ground to achieve the appropriate power dissipation through the analog ground plane.

(1) I = Input Pin, O = Output Pin

(2) A = Analog Pin, D = Digital Pin, G = Ground Pin, P = Power Pin

(3) The VREG_Q pin must be connected to the VREG pin at all times while the device is in operation to prevent possible electrostatic overstress (EOS) damage to the device.

7 Specifications

7.1 Absolute Maximum Ratings

over operating free-air temperature range (unless otherwise noted)⁽¹⁾ ⁽²⁾

POS			MIN	MAX	UNIT
M1.1	Protected battery voltage	VINP, VINL	–0.3	40	V
M1.2	Feedback voltage	VOS_FB	–0.3	5.5	V
M1.3	Low-power mode input	PS	-0.3	40	V
M1.4	Low-voltage inputs	IGN_PWRL, SS_EN, PG_DLY	–0.3	5.5	V
M1.5	Ignition enable input	IGN	–7	40	V
M1.6	Buck-boost output voltage	VOUT, VOUT_SENSE	–0.3	20	V
M1.7	Gate-driver supply	VREG, VREG_Q	–0.3	5.5	V
M1.8	Buck switching node voltage	L1	–0.3	40	V
M1.9	Boost switching node voltage	L2	–0.3	20	V
M1.10	Boot-strap overdrive voltage	BST1-L1, BST2-L2	–0.3	5.5	V
M1.11	Power-good output voltage	PG	-0.3	15	V
M1.12	Ground	PGND, GND	–0.3	0.3	V
M2	Junction temperature, T_J		–40	150	°C
M3	Storage temperature, T_stg		–65	175	°C

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltage values are with respect to the network ground terminal unless otherwise noted

7.2 ESD Ratings

					VALUE	UNIT
M4	V_(ESD)	Electrostatic discharge	Human-body model (HBM), per AEC Q100-002⁽¹⁾		±2000	V
M5.1			Charged-device model (CDM), per AEC Q100-011	All pins	±500
M5.2			Charged-device model (CDM), per AEC Q100-011	Corner pins (1, 10, 11, and 20)	±750

(1) AEC Q100-002 indicates that HBM stressing shall be in accordance with the ANSI/ESDA/JEDEC JS-001 specification.

7.3 Recommended Operating Conditions

over operating free-air temperature range (unless otherwise noted)

POS			MIN	MAX	UNIT
R1.1a	Supply voltage at VINP and VINL pins (after wake-up)	TPS55165-Q1 with VOS_FB pin connected to GND	2	36	V
R1.1b		TPS55165-Q1 with VOS_FB pin connected to VREG	4	36	V
R1.1c		TPS55160-Q1 and TPS55162-Q1	3.6	36	V
R1.2a	Output voltage at VOUT and VOUT_SENSE pins		0	12	V
R1.2b	Output voltage at PG pin		0	5	V
R1.3	Input voltage on IGN pin		0	36	V
R1.4	Input voltage on logic pins IGN_PWRL, PS and SS_EN		0	5	V
R1.5a	Input voltage on VOS_FB pin	TPS55165-Q1	0	5	V
R1.5b	Input voltage on VOS_FB pin	TPS55160/2-Q1	0	0.8	V
R2.1	Operating free air temperature, T_A		–40	125	℃
R2.2	Operating virtual junction temperature, T_J		–40	150	℃