Die digitale Schnittstelle mit Taktkantenkompensation mit softwarekonfigurierbarer Phasenverzögerung ist dargestellt in Abbildung 4-8. Das Timing-Diagramm zeigt ein Taktsignal mit einer Taktfrequenz von 20 MHz, welches als erstes Signal in den isolierten Delta-Sigma-Modulator eingespeist wird. Das zweite Signal im Zeitdiagramm stellt den Datenausgang des isolierten Delta-Sigma-Modulators gemäß den typischen Spezifikationen im Datenblatt dar. Das dritte Signal stellt das 20-MHz-Taktsignal dar, das um 10 ns phasenverschoben ist in Bezug auf das erste Signal, das in den Takteingang des MCUs-SDFM eingespeist wird.

Abbildung 4-8 Zeitverlaufsdiagramm C2000 Digitale Schnittstelle zum AMC1305L25 für typische Spezifikationen im Datenblatt bei 20 MHz Taktfrequenz mit Taktflankenkompensation mit Software-konfigurierbarer Phasenverzögerung

Die berechneten Einrichtungs- und Haltezeiten einschließlich Minimal- und Maximalwerten werden dargestellt in Tabelle 4-4. Da die Phasenverzögerung in der Software konfiguriert werden kann, kann der Wert der Phasenverzögerung so gewählt werden, dass das Timing der Datenerfassung im Datensignal zentriert ist. Dadurch kann der maximal mögliche Spielraum für das Einrichtungs- und Hold-Timing zur Verfügung stehen, sodass Toleranzen im System die Datenerfassung nicht beeinflussen. Das Berechnungstool stellt die Reserve der digitalen Timing-Schnittstelle bereit und hilft, die zulässigen Toleranzen des Systems zu verstehen. Für eine ausgewählte Phasenverzögerung von 10 ns beträgt die minimale Einrichtungszeit 15,6 ns, was zu einer Reserve von 5,6 ns führt, nachdem die MCU-Einrichtungszeit von 10 ns abgezogen wurde. Die Reserve für die minimale Haltezeit wird entsprechend berechnet und beträgt 6,7 ns.