Abbildung 3-1 zeigt die erste Kompensationsmethode, bei der ein zusätzliches phasenverriegeltes Taktsignal mit einer softwarekonfigurierbaren Phasenverzögerung verwendet wird. Für diese Kompensationsmethode wird das phasenverschobene Taktsignal CLKOUT_Delay als Takteingang an SD0_CLK des Sigma-Delta-Filtermoduls (SDFM) verwendet. Bei anderen Arten von Delta-Sigma-Modulatoren und MCUs, z. B. C2000 MCUs, folgt die Kompensationsmethode demselben Prinzip.

Abbildung 3-1 MCU-Schnittstelle AMC1306M25 bis AM243x mit softwarekonfigurierbarer Taktphasenverzögerung

Die Implementierung eines zweiten phasenverschobenen Taktsignals bietet höchste Freiheit und Konfigurierbarkeit für den Benutzer. Dies bedeutet, dass verschiedene Werte für die minimale Haltezeit t_h(MIN) verschiedener isolierter Modulatoren durch eine einfache Änderung des Phasenverschiebungswerts in der Software kompensiert werden können. Die ansteigende Flanke der Taktsignale am SD0_CLK-Eingang wird phasenverschoben, so dass das Taktsignal mit dem Datenabtastpunkt des SDFM übereinstimmt, wie dargestellt in Abbildung 3-2. Die AM243x PRU_ICSSG PRU-Zeitanforderungen im Sigma-Delta-Modus sind 10 ns für die minimale Einrichtungszeit t_{su (SD_D-SD_CLK)} (MIN) = 10 ns und 5 ns für die minimale Haltezeit t_{h(SD_CLK-SD_D)}(MIN) = 5 ns. Dies führt zu einem Bedarf an Kompensation, um die korrekte Erfassung am Dateneingang SDX_D in Bezug auf die steigende Taktflanke des SDX_CLK-Signals aufrechtzuerhalten, da die minimale Haltezeit t_h (MIN) des AMC1306M25 3,5 ns beträgt, aber 5 ns erforderlich sein können. Nach Anwendung dieser Kompensationsmethode werden die 10 ns-Mindesteinstellungszeiten und 5 ns-Haltezeiten für den Sigma-Delta-Modus der AM243x PRU_ICSSG-PRU-Zeitanforderungen erfüllt, siehe Abbildung 3-2.

Abbildung 3-2 AM243x SDFM-Timing mit 30 ns phasenverschobenen Taktsignaleingang bei SD0_CLK (GPIO1_1)