JAJA772A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P2 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1はじめに
  5. 2デジタル インターフェイスのタイミング仕様に関する設計上の課題
  6. 3クロック エッジ遅延補償を使用した設計アプローチ
    1. 3.1 ソフトウェアで設定可能な位相遅延によるクロック信号補償
    2. 3.2 ハードウェアで構成可能な位相遅延によるクロック信号補償
    3. 3.3 クロック復帰によるクロック信号補償
    4. 3.4 MCU におけるクロック反転によるクロック信号補償
  7. 4テストと検証
    1. 4.1 試験装置とソフトウェア
    2. 4.2 ソフトウェアで設定可能な位相遅延によるクロック信号補償のテスト
      1. 4.2.1 テスト構成
      2. 4.2.2 テスト測定結果
    3. 4.3 MCU におけるクロック反転によるクロック信号補償のテスト
      1. 4.3.1 テスト構成
      2. 4.3.2 テスト測定結果
        1. 4.3.2.1 テスト結果 – GPIO123 でのクロック入力の反転なし
        2. 4.3.2.2 テスト結果 – GPIO123 でのクロック入力のクロック反転
    4. 4.4 計算ツールによるデジタル インターフェイス タイミングの検証
      1. 4.4.1 補償方法のないデジタル インターフェイス
      2. 4.4.2 一般的に使用される方法 - クロック周波数の低減
      3. 4.4.3 ソフトウェアで設定可能な位相遅延によるクロック エッジ補償
  8. 5まとめ
  9. 6参考資料
  10. 7Revision History

4.2.1 テスト構成

AMC1306EVM と C2000 TMS320F28379D Launchpad を使用した、ソフトウェアで構成可能な位相遅延測定による、追加のクロック信号でのクロック信号補償のテスト構成を 図 4-1 に示します。この測定を行うには、シングルエンド プローブを使用して AMC1306EVM のクロック入力 CLKIN でのクロック信号と、SDFM の MCU データ入力 SD1_D1 (GPIO122) で測定されたデルタ シグマ変調器のデータ出力 DOUT を測定します。位相遅延をソフトウェアでプログラム可能なクロック信号は、MCU のシグマ デルタ フィルタ モジュール (SDFM) SD1_C1 (GPIO123) のクロック入力で測定されます。AMC1306EVM の入力ピン AINP と AINN は互いに短絡してグランドに接続されているため、50/50 の 1 と 0 の密度が出力されます。アナログ電源 AVDD は、評価基板上の絶縁型トランス回路を使用して生成します。絶縁型変調器のデジタル電源である DVDD (3.3V) は、C2000 TMS320F28379D Launchpad から電力を供給されます。

AMC1306EVM と C2000 TMS320F28379D LaunchPad を使用した、ソフトウェアでの位相遅延によるクロック信号補償のテスト構成図 4-1 AMC1306EVM と C2000 TMS320F28379D LaunchPad を使用した、ソフトウェアでの位相遅延によるクロック信号補償のテスト構成

図 4-2 に、Sitara AM243x LaunchPad を使用した同じ測定構成と、対応する測定ポイントを示します。

AMC1306EVM と Sitara AM243x LaunchPad を使用した、ソフトウェアで構成可能な位相遅延によるクロック信号補償のテスト構成図 4-2 AMC1306EVM と Sitara AM243x LaunchPad を使用した、ソフトウェアで構成可能な位相遅延によるクロック信号補償のテスト構成