JAJA772A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   概要
  3.   商標
  4. 1はじめに
  5. 2デジタル インターフェイスのタイミング仕様に関する設計上の課題
  6. 3クロック エッジ遅延補償を使用した設計アプローチ
    1. 3.1 ソフトウェアで設定可能な位相遅延によるクロック信号補償
    2. 3.2 ハードウェアで構成可能な位相遅延によるクロック信号補償
    3. 3.3 クロック復帰によるクロック信号補償
    4. 3.4 MCU におけるクロック反転によるクロック信号補償
  7. 4テストと検証
    1. 4.1 試験装置とソフトウェア
    2. 4.2 ソフトウェアで設定可能な位相遅延によるクロック信号補償のテスト
      1. 4.2.1 テスト構成
      2. 4.2.2 テスト測定結果
    3. 4.3 MCU におけるクロック反転によるクロック信号補償のテスト
      1. 4.3.1 テスト構成
      2. 4.3.2 テスト測定結果
        1. 4.3.2.1 テスト結果 – GPIO123 でのクロック入力の反転なし
        2. 4.3.2.2 テスト結果 – GPIO123 でのクロック入力のクロック反転
    4. 4.4 計算ツールによるデジタル インターフェイス タイミングの検証
      1. 4.4.1 補償方法のないデジタル インターフェイス
      2. 4.4.2 一般的に使用される方法 - クロック周波数の低減
      3. 4.4.3 ソフトウェアで設定可能な位相遅延によるクロック エッジ補償
  8. 5まとめ
  9. 6参考資料
  10. 7Revision History

テスト結果 – GPIO123 でのクロック入力のクロック反転

図 4-6 に、GPIO123 への入力であるクロック信号 SD1_C1 と、GPIO122 への入力である位相シフト データ信号 SD1_D1 を示します。このテスト構成では、以下に示すように、ソフトウェアによって GPIO123 を反転します。

// Set 3-sample qualifier for GPIO122 and GPIO123 and do not invert GPIO123
GPIO_SetupPinOptions(123, GPIO_INPUT, GPIO_INVERT | GPIO_QUAL3);   
GPIO_SetupPinMux(122,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_D1
GPIO_SetupPinMux(123,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_C1

データ SD1_D1 は、SD1_C1 の立ち下がりエッジで F28379D SDFM によってサンプリングされるようになり、これは、GPIO123 入力の反転クロック信号の立ち上がりエッジに対応します。F28379D によってサンプリングされたデータは常にロジック「0」であり、以下に示すように、Code Composer Studio の Sinc3 OSR64 フィルタ = -16384 の出力を通じて検証されました。

 CCS のクロックおよびデータ入力テスト信号 (非反転 GPIO123) および Sinc3 OSR 64 フィルタ出力図 4-7 CCS のクロックおよびデータ入力テスト信号 (非反転 GPIO123) および Sinc3 OSR 64 フィルタ出力

最後に、ソフトウェアで GPIO 入力のクロック入力を反転してクロック信号を補償する方法を検証しました。クロックを反転することで、クロック信号にクロック周期の半分の固定遅延が追加されます。これは、SDFM 認定 GPIO (3 サンプル) モード 0 の TMS320F28379D のセットアップおよび最小タイミング 10ns のホールドを満たすのに十分です。ただし、結果として得られる SDFM 認定 GPIO (3 サンプル) モード 0 の MCU のセットアップおよびホールド タイミングを満足できるか、各システム設計を個別にチェックする必要があります。