KOKA047A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   요약
  3.   상표
  4. 1머리말
  5. 2디지털 인터페이스 타이밍 사양의 설계 과제
  6. 3클록 에지 지연 보상을 사용한 디자인 접근 방식
    1. 3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    2. 3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    3. 3.3 클록 반환을 통한 클록 신호 보상
    4. 3.4 MCU에서 클록 반전에 의한 클록 신호 보상
  7. 4테스트 및 검증
    1. 4.1 테스트 장비 및 소프트웨어
    2. 4.2 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상 테스트
      1. 4.2.1 테스트 설정
      2. 4.2.2 테스트 측정 결과
    3. 4.3 MCU에서 클록 반전에 의한 클록 신호 보상 테스트
      1. 4.3.1 테스트 설정
      2. 4.3.2 테스트 측정 결과
        1. 4.3.2.1 테스트 결과 – GPIO123에서 클럭 입력의 클럭 반전 없음
        2. 4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전
    4. 4.4 계산 툴을 사용한 디지털 인터페이스 타이밍 검증
      1. 4.4.1 보상 방법 없는 디지털 인터페이스
      2. 4.4.2 일반적으로 사용되는 방법 - 클록 주파수 줄이기
      3. 4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상
  8. 5결론
  9. 6참고 자료
  10. 7Revision History

3.4 MCU에서 클록 반전에 의한 클록 신호 보상

클록 신호 보상을 위한 마지막 방법은 MCU에서 클록 반전이며, 이는 외부 및 내부 클록 소스를 지원하는 델타-시그마 모듈레이터에 사용됩니다. 이 경우 선택한 MCU가 GPIO 입력을 반전할 수 있어야 합니다. SDFM(시그마 델타 필터 모듈) 이전의 TMS320F28379D GPIO 입력은 그림 3-5에 나와 있는 것처럼 모든 GPIO에서 입력 신호를 반전하도록 구성할 수 있습니다. 예를 들어 클록 입력 신호는 GPIO123에서 반전되므로 AMC1303Mx 클록 신호가 아닌 SD1_C1 클록 신호가 반전됩니다. 따라서 SDFM은 그림 3-6에서 볼 수 있듯이 GPIO123의 입력에서 외부 클록 신호의 하강 에지가 아닌 입력 데이터 SD1_D1을 샘플링합니다.

TMS320F28379D SDFM/GPIO 블록 다이어그램그림 3-5 TMS320F28379D SDFM/GPIO 블록 다이어그램
GPIO123에서 반전 클록을 사용한 TMS320F28379D SDFM 타이밍그림 3-6 GPIO123에서 반전 클록을 사용한 TMS320F28379D SDFM 타이밍

GPIO를 사용하여 클록 입력 신호를 반전하면 클록 기간 절반의 고정 지연이 클록 신호에 추가됩니다. 시스템 설정의 타이밍 사양 및 전파 지연에 따라, 이 추가 지연은 SDFM 인증 GPIO(3-샘플) 모드 0에 대한 최소 10ns의 TMS320F28379D 설정 및 홀드 타이밍을 충족하기에 충분할 수 있습니다. 그러나 이 클록 신호 보상 방법의 추가 지연 시간은 고정되어 있고 변경할 수 없으므로, 각 시스템 설계에서 SDFM 인증 GPIO(3-샘플) 모드 0을 위한 MCU의 설정 및 홀드의 결과 타이밍이 충족되었는지 확인해야 합니다.

이 보상 방법은 외부 클록 신호의 상승 및 하강 에지를 모두 소프트웨어로 데이터 수집 지점으로 설정할 수 있는 Sitara MCU에도 적용됩니다.