KOKA047A December   2023  – January 2024 AM2631 , AM2631-Q1 , AM2632 , AM2632-Q1 , AM2634 , AM2634-Q1 , AM263P4 , AM263P4-Q1 , AMC1303M2520 , AMC1305L25 , AMC1306M25 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S , TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

 

  1.   1
  2.   요약
  3.   상표
  4. 1머리말
  5. 2디지털 인터페이스 타이밍 사양의 설계 과제
  6. 3클록 에지 지연 보상을 사용한 디자인 접근 방식
    1. 3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    2. 3.2 하드웨어 구성 가능 위상 지연을 사용한 클록 신호 보상
    3. 3.3 클록 반환을 통한 클록 신호 보상
    4. 3.4 MCU에서 클록 반전에 의한 클록 신호 보상
  7. 4테스트 및 검증
    1. 4.1 테스트 장비 및 소프트웨어
    2. 4.2 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상 테스트
      1. 4.2.1 테스트 설정
      2. 4.2.2 테스트 측정 결과
    3. 4.3 MCU에서 클록 반전에 의한 클록 신호 보상 테스트
      1. 4.3.1 테스트 설정
      2. 4.3.2 테스트 측정 결과
        1. 4.3.2.1 테스트 결과 – GPIO123에서 클럭 입력의 클럭 반전 없음
        2. 4.3.2.2 테스트 결과 – GPIO123에서 클록 입력의 클록 반전
    4. 4.4 계산 툴을 사용한 디지털 인터페이스 타이밍 검증
      1. 4.4.1 보상 방법 없는 디지털 인터페이스
      2. 4.4.2 일반적으로 사용되는 방법 - 클록 주파수 줄이기
      3. 4.4.3 소프트웨어 구성 가능 위상 지연을 사용한 클록 에지 보상
  8. 5결론
  9. 6참고 자료
  10. 7Revision History

3.1 소프트웨어 구성 가능 위상 지연을 사용한 클록 신호 보상

그림 3-1은 소프트웨어 구성 가능 위상 지연을 사용한 추가 위상 잠김 클록 신호를 사용하는 첫 번째 보상 방법을 보여줍니다. 이 보상 방법의 경우 위상 전환 클록 신호 CLKOUT_delay는 SDFM(시그마-델타 필터 모듈)의 SD0_CLK에 대한 클록 입력으로 사용됩니다. C2000 MCU와 같은 다른 유형의 델타-시그마 모듈레이터 및 MCU의 경우에도 보상 방법은 동일한 원칙을 따릅니다.

소프트웨어 구성 가능 클록 위상 지연을 사용한 AMC1306M25에서 AM243x로의 MCU 인터페이스그림 3-1 소프트웨어 구성 가능 클록 위상 지연을 사용한 AMC1306M25에서 AM243x로의 MCU 인터페이스

2차 위상 전환 클록 신호를 구현하면 가장 높은 수준의 자유도와 사용자 구성이 가능합니다. 즉, 다양한 절연 모듈레이터의 최소 홀드 시간 th(MIN)에 대한 다양한 값을 소프트웨어의 위상 변이 값만 간단히 변경하여 보상할 수 있습니다. SD0_CLK 입력에서 클록 신호 상승 에지는 그림 3-2에서 볼 수 있듯이 클록 신호가 SDFM의 데이터 샘플링 지점을 준수하도록 위상 전환됩니다. 시그마 델타 모드의 AM243x PRU_ICSSG PRU 타이밍 요구 사항은 최소 설정 시간 tsu(SD_D-SD_CLK)(MIN) = 10ns 및 최소 홀드 시간 th(SD_CLK-SD_D)(MIN) = 5ns에서 10ns입니다. AMC1306M25 최소 홀드 시간 th(MIN)가 3.5ns이지만 5ns가 필요할 수 있으므로 SDX_CLK 신호의 상승 클록 에지를 참조하여 데이터 입력 SDX_D에서 올바른 수집을 유지하려면 보상이 필요합니다. 이 보상 방법을 적용한 후에는 AM243x PRU_ICSSG PRU 타이밍 요구 사항의 시그마 델타 모드에 대한 10ns 최소 설정 및 5ns 홀드 시간이 충족됩니다. 그림 3-2을 참조하십시오.

SD0_CLK에서 30ns 위상 전환 클록 신호 입력을 사용하는 AM243x SDFM 타이밍(GPIO1_1)그림 3-2 SD0_CLK에서 30ns 위상 전환 클록 신호 입력을 사용하는 AM243x SDFM 타이밍(GPIO1_1)