LMK5C33216AS1

アクティブ

BAW VCO (バルク弾性波電圧制御発振器) 搭載、IEEE-1588 対応、3 個の DPLL (デジタル PLL)、3 個の APLL (アナログ PLL)、2 個の入力と 16 個の出力、ネッ

製品詳細

Rating Catalog Operating temperature range (°C) -40 to 105
Rating Catalog Operating temperature range (°C) -40 to 105
VQFN (RGC) 64 81 mm² 9 x 9
  • 超低ジッタ BAW VCO ベースのワイヤレス クロック
    • 42fs (標準値) / 60fs (最大値) の RMS ジッタ (491.52MHz 時)
    • 47fs (標準値) / 65fs (最大値) の RMS ジッタ (245.76MHz 時)
  • アナログ位相ロック ループ (APLL) と対になった 3 つの高性能デジタル位相ロック ループ (DPLL)

    • 1mHz~4kHz にプログラム可能な DPLL ループ帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ サイズ
  • 2 差動またはシングルエンド DPLL 入力
    • 1Hz (1PPS)~800MHz の入力周波数
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • 16 の差動出力、プログラム可能な HSDS/LVPECL、LVDS、および HSCL 出力形式
    • 最大 20 の合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と14 の差動出力で構成した場合)
    • 1Hz (1PPS)~1250MHz の出力周波数、プログラム可能なスイングおよび同相範囲
    • PCIe Gen 1~6 準拠
  • I2C、3 線式 / 4 線式 SPI インターフェイス
  • 動作時周囲温度:-40℃~85℃
  • 超低ジッタ BAW VCO ベースのワイヤレス クロック
    • 42fs (標準値) / 60fs (最大値) の RMS ジッタ (491.52MHz 時)
    • 47fs (標準値) / 65fs (最大値) の RMS ジッタ (245.76MHz 時)
  • アナログ位相ロック ループ (APLL) と対になった 3 つの高性能デジタル位相ロック ループ (DPLL)

    • 1mHz~4kHz にプログラム可能な DPLL ループ帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ サイズ
  • 2 差動またはシングルエンド DPLL 入力
    • 1Hz (1PPS)~800MHz の入力周波数
    • デジタル ホールドオーバーおよびヒットレス スイッチング
  • 16 の差動出力、プログラム可能な HSDS/LVPECL、LVDS、および HSCL 出力形式
    • 最大 20 の合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と14 の差動出力で構成した場合)
    • 1Hz (1PPS)~1250MHz の出力周波数、プログラム可能なスイングおよび同相範囲
    • PCIe Gen 1~6 準拠
  • I2C、3 線式 / 4 線式 SPI インターフェイス
  • 動作時周囲温度:-40℃~85℃

LMK5C33216AS1 は、無線通信およびインフラ アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

LMK5C33216AS1 は、IEEE-1588 PTP をプライマリ基準クロック ソースと同期するためのソフトウェア サポートがバンドルされたデバイスです。詳細については、テキサス・インスツルメンツにお問い合わせください。

ネットワーク シンクロナイザは、ヒットレス スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅、外部ループ フィルタ不要を特長とする 3 つの DPLL を内蔵しており、最大限の柔軟性と使いやすさを備えています。各 DPLL は、対になった APLL を DPLL リファレンス入力に位相固定します。

APLL3 は、テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) / 60fs (最大値) の RMS ジッタで 491.52MHz の出力クロックを生成できます。APLL2 および APLL1 には、2 番目または 3 番目の周波数ドメイン、同期ドメインのオプションがあります。

リファレンス検証回路は、DPLL 基準クロックを監視し、スイッチオーバー イベントを検出するとクロック間でヒットレス スイッチングを実行します。ゼロ遅延モード (ZDM) と位相キャンセルを有効にすることで、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI インターフェイスを介して完全にプログラム可能です。オンボード EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。

LMK5C33216AS1 は、無線通信およびインフラ アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。

LMK5C33216AS1 は、IEEE-1588 PTP をプライマリ基準クロック ソースと同期するためのソフトウェア サポートがバンドルされたデバイスです。詳細については、テキサス・インスツルメンツにお問い合わせください。

ネットワーク シンクロナイザは、ヒットレス スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅、外部ループ フィルタ不要を特長とする 3 つの DPLL を内蔵しており、最大限の柔軟性と使いやすさを備えています。各 DPLL は、対になった APLL を DPLL リファレンス入力に位相固定します。

APLL3 は、テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) / 60fs (最大値) の RMS ジッタで 491.52MHz の出力クロックを生成できます。APLL2 および APLL1 には、2 番目または 3 番目の周波数ドメイン、同期ドメインのオプションがあります。

リファレンス検証回路は、DPLL 基準クロックを監視し、スイッチオーバー イベントを検出するとクロック間でヒットレス スイッチングを実行します。ゼロ遅延モード (ZDM) と位相キャンセルを有効にすることで、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI インターフェイスを介して完全にプログラム可能です。オンボード EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。

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技術資料

star =TI が選定したこの製品の主要ドキュメント
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* データシート LMK5C33216AS1 ネットワーク シンクロナイザ、 JED204B/JED204C および BAW VCO 付、ワイヤレス通信用 データシート PDF | HTML 英語版 PDF | HTML 2024年 1月 9日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGC) 64 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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