ナノパワー・プロセスの目標は、高性能のディープ・サブミクロン (百数十 nm や数十 nm など、1μm を大幅に下回る微細プロセス・ルール) テクノロジーの目標と相反することがあります。後者は、静止電流 (I_Q) の低減よりも速度とゲート密度を優先します。プロセス・テクノロジーは違っても、リーケージの大部分は大規模デジタル回路、メモリ、大電力 FET で発生します。常時オンの回路の精度は、抵抗やコンデンサのような素子を制御する能力や、複数のトランジスタ間の不整合が原因で、制約を受ける傾向があります。リーケージに対処する目的、また常時オンの回路を制御する目的で適切な素子を選択する作業を怠ると、通常動作時やワースト・ケースにおける静止電流 (I_Q) とシャットダウン電流 I_SHDN の比が温度範囲全体にわたって大きくなるという結果になります。適切な素子を使用した専用の低消費電力プロセス・テクノロジーを採用すれば、製造時の利点を明確に実現できる可能性があります。

基本的な課題の 1 つは、スレッショルド未満領域でバイアスされた素子を高い信頼性で動作させることです。よく見受けられる一般的な問題の 1 つは、スレッショルド電圧 (V_T) の偶発的な不整合の増加です。図 9 に、文献で報告された 1 つのメカニズムを示します。それは、トランジスタの端部のシャロー・トレンチ・アイソレーション (STI) の酸化膜の目減りが偶発的な不整合を増大させるというものです。互いに並列関係にある、V_T の低いエッジ・トランジスタを図 9 に示しますが、この場合は意図したトランジスタの V_T が歪み、差動ペアや電流ミラーのような大半の基本的なアナログ回路で偶発的な不整合がかなり大きくなるという結果を招きます。これらの不整合が原因で、温度範囲全体にわたって出力電圧またはモード制御の精度が低下する可能性があります。データシートでそのような低下を明確に確認できることがあります。