CDC3RL02
- 小さいノイズの付加：
- -149dBc/Hz の位相ノイズ (10kHz オフセット)
- 0.37ps (RMS) の出力ジッタ
- 出力スルー レートの制限による EMI の低減(10pF～50pF の負荷で 1～5ns の立ち上がり / 立ち下がり時間)
- 適応型出力段による反射の制御
- 外部で利用可能な、レギュレートされた 1.8V の I/O 電源
- 超小型の 8 バンプ YFP、0.4mm ピッチ WCSP (0.8mm × 1.6mm)
- JESD 22を超えるESD性能
- 2000V、人体モデル (A114-A)
- 1000V、デバイス帯電モデル (JESD22-C101-A Level III)
CDC3RL02 は、2 チャネルのクロック ファンアウト バッファであり、加算性位相ノイズが小さくかつファンアウト能力を備えたクロック バッファ機能を必要とするポータブル機器 (携帯電話など) 向けに設計されています。本デバイスは 1 つのクロック源 (温度補償型水晶発振器 (TCXO) など) を複数のペリフェラルへバッファリングします。本デバイスは 2 つのクロック要求入力 (CLK_REQ1 および CLK_REQ2) を備えており、各入力が 1 つのクロック出力を有効化できます。
CDC3RL02は、マスタ クロック入力(MCLK_IN)で方形波または正弦波を受け付けるため、ACカップリング コンデンサは必要ありません。許容される最小の正弦波は 0.3V 信号 (ピーク ツー ピーク) です。CDC3RL02 は、チャネル間スキュー、加算性出力ジッタ、加算性位相ノイズが最も小さくなるように設計されています。適応型クロック出力バッファは、広い容量性負荷範囲にわたってスルー レートが制御されているため、EMI放射が最小化され、信号の整合性が維持され、クロック分配ライン上の信号反射によるリンギングが最小化されます。
CDC3RL02には低ドロップアウト(LDO)電圧レギュレータが内蔵されており、2.3V～5.5Vの入力電圧を受け付け、1.8V、50mAを出力します。この 1.8V 電源は、レギュレートされた電力を TCXO などの周辺デバイスに供給するため、外部から利用できます。
CDC3RL02 は、0.4mm ピッチのダイ サイズ ボール グリッド アレイ (DSBGA) パッケージ (ウェハー レベル チップ スケール パッケージ (WCSP) とも呼びます) (0.8mm × 1.6mm) で供給されます。本デバイスは、スタンバイ時の消費電流が非常に小さくなるように最適化されています。
技術資料
| 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
|---|---|---|---|---|---|---|
| * | データシート | CDC3RL02 位相ノイズの小さい 2 チャネルのクロック・ファンアウト・バッファ データシート (Rev. H 翻訳版) | PDF | HTML | 英語版 (Rev.H) | PDF | HTML | 2024年 10月 23日 |
設計および開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
設計とシミュレーション向けの環境である PSpice for TI (...)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| DSBGA (YFP) | 8 | Ultra Librarian |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。