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CDCLVD110

新規設計での使用を推奨しません

最大 900 MHz、最小スキュー、クロック ディストリビューション向け、1 入力 10 出力、LVDS クロック バッファ

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CDCLVD110 は新規設計での使用を推奨しません
これまでにご購入されたお客様をサポートする目的でこの製品を引き続き生産しています。新規設計では代替品をご検討ください。
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比較対象デバイスのアップグレード版機能を搭載した、ドロップイン代替製品
CDCLVD110A アクティブ 最大 1100 MHz、最小スキュー、クロック分配向け、1 入力 10 出力、LVDS クロック・バッファ Offers better jitter performance

CDCLVD110

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製品詳細

Function Differential Core supply voltage (V) 2.5 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVDS
Function Differential Core supply voltage (V) 2.5 Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVDS Input type LVDS
LQFP (VF) 32 81 mm² 9 x 9
  • Low-Output Skew <30 ps (Typical) for Clock-Distribution Applications
  • Distributes One Differential Clock Input to 10 LVDS Differential Clock Outputs
  • VCC range 2.5 V ±5%
  • Typical Signaling Rate Capability of Up to 1.1 GHz
  • Configurable Register (SI/CK) Individually Enables Disables Outputs,
    Selectable CLK0, CLK0 or CLK1, CLK1 Inputs
  • Full Rail-to-Rail Common-Mode Input Range
  • Receiver Input Threshold ±100 mV
  • Available in 32-Pin LQFP Package
  • Fail-Safe I/O-Pins for VDD = 0 V (Power Down)
  • Low-Output Skew <30 ps (Typical) for Clock-Distribution Applications
  • Distributes One Differential Clock Input to 10 LVDS Differential Clock Outputs
  • VCC range 2.5 V ±5%
  • Typical Signaling Rate Capability of Up to 1.1 GHz
  • Configurable Register (SI/CK) Individually Enables Disables Outputs,
    Selectable CLK0, CLK0 or CLK1, CLK1 Inputs
  • Full Rail-to-Rail Common-Mode Input Range
  • Receiver Input Threshold ±100 mV
  • Available in 32-Pin LQFP Package
  • Fail-Safe I/O-Pins for VDD = 0 V (Power Down)

The CDCLVD110 clock driver distributes one pair of differential LVDS clock inputs (either CLK0 or CLK1) to 10 pairs of differential clock outputs (Q0, Q9) with minimum skew for clock distribution. The CDCLVD110 is specifically designed for driving 50- transmission lines.

When the control enable is high (EN = 1), the 10 differential outputs are programmable in that each output can be individually enabled/disabled (3-stated) according to the first 10 bits loaded into the shift register. Once the shift register is loaded, the last bit selects either CLK0 or CLK1 as the clock input. However, when EN = 0, the outputs are not programmable and all outputs are enabled.

The CDCLVD110 is characterized for operation from -40°C to 85°C.

Not Recommended for New Designs. Use CDCLVD110A as a Replacement.

The CDCLVD110 clock driver distributes one pair of differential LVDS clock inputs (either CLK0 or CLK1) to 10 pairs of differential clock outputs (Q0, Q9) with minimum skew for clock distribution. The CDCLVD110 is specifically designed for driving 50- transmission lines.

When the control enable is high (EN = 1), the 10 differential outputs are programmable in that each output can be individually enabled/disabled (3-stated) according to the first 10 bits loaded into the shift register. Once the shift register is loaded, the last bit selects either CLK0 or CLK1 as the clock input. However, when EN = 0, the outputs are not programmable and all outputs are enabled.

The CDCLVD110 is characterized for operation from -40°C to 85°C.

Not Recommended for New Designs. Use CDCLVD110A as a Replacement.
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技術資料

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* データシート Programmable Low-Voltage 1:10 LVDS Clock Driver データシート (Rev. C) 2008年 1月 14日

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点