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CDCM1804

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LVCMOS出力、プログラマブル分周器搭載、1:3、LVPECL クロック・バッファ

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製品詳細

Function Clock divider, Fanout Additive RMS jitter (typ) (fs) 150 Output frequency (max) (MHz) 800 Number of outputs 3 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 30 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type 1-LVCMOS No of outputs = 3 LVPECL, LVCMOS, LVPECL Input type LVPECL
Function Clock divider, Fanout Additive RMS jitter (typ) (fs) 150 Output frequency (max) (MHz) 800 Number of outputs 3 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 30 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type 1-LVCMOS No of outputs = 3 LVPECL, LVCMOS, LVPECL Input type LVPECL
VQFN (RGE) 24 16 mm² 4 x 4
  • Distributes One Differential Clock Input to Three LVPECL Differential Clock Outputs and One LVCMOS Single-Ended Output
  • Programmable Output Divider for Two LVPECL Outputs and LVCMOS Output
  • Low-Output Skew 15 ps (Typical) for Clock-Distribution Applications for LVPECL Outputs; 1.6-ns Output Skew Between LVCMOS and LVPECL Transitions Minimizing Noise
  • VCC Range 3 V-3.6 V
  • Signaling Rate Up to 800-MHz LVPECL and 200-MHz LVCMOS
  • Differential Input Stage for Wide Common-Mode Range
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals
  • Receiver Input Threshold ±75 mV
  • 24-Terminal QFN Package (4 mm × 4 mm)
  • Accepts Any Differential Signaling: LVDS, HSTL, CML, VML, SSTL-2, and Single-Ended: LVTTL/LVCMOS
  • Distributes One Differential Clock Input to Three LVPECL Differential Clock Outputs and One LVCMOS Single-Ended Output
  • Programmable Output Divider for Two LVPECL Outputs and LVCMOS Output
  • Low-Output Skew 15 ps (Typical) for Clock-Distribution Applications for LVPECL Outputs; 1.6-ns Output Skew Between LVCMOS and LVPECL Transitions Minimizing Noise
  • VCC Range 3 V-3.6 V
  • Signaling Rate Up to 800-MHz LVPECL and 200-MHz LVCMOS
  • Differential Input Stage for Wide Common-Mode Range
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals
  • Receiver Input Threshold ±75 mV
  • 24-Terminal QFN Package (4 mm × 4 mm)
  • Accepts Any Differential Signaling: LVDS, HSTL, CML, VML, SSTL-2, and Single-Ended: LVTTL/LVCMOS

The CDCM1804 clock driver distributes one pair of differential clock inputs to three pairs of LVPECL differential clock outputs Y[2:0] and Y[2:0], with minimum skew for clock distribution. The CDCM1804 is specifically designed for driving 50- transmission lines. Additionally, the CDCM1804 offers a single-ended LVCMOS output Y3. This output is delayed by 1.6 ns over the three LVPECL output stages to minimize noise impact during signal transitions.

The CDCM1804 has three control terminals, S0, S1, and S2, to select different output mode settings. The S[2:0] terminals are 3-level inputs and therefore allow up to 33 = 27 combinations. Additionally, an enable terminal (EN) is provided to disable or enable all outputs simultaneously. The EN terminal is a 3-level input as well and extends the number of settings to 2 × 27 = 54.

The CDCM1804 is characterized for operation from -40°C to 85°C.

For use in single-ended driver applications, the CDCM1804 also provides a VBB output terminal that can be directly connected to the unused input as a common-mode voltage reference.

The CDCM1804 clock driver distributes one pair of differential clock inputs to three pairs of LVPECL differential clock outputs Y[2:0] and Y[2:0], with minimum skew for clock distribution. The CDCM1804 is specifically designed for driving 50- transmission lines. Additionally, the CDCM1804 offers a single-ended LVCMOS output Y3. This output is delayed by 1.6 ns over the three LVPECL output stages to minimize noise impact during signal transitions.

The CDCM1804 has three control terminals, S0, S1, and S2, to select different output mode settings. The S[2:0] terminals are 3-level inputs and therefore allow up to 33 = 27 combinations. Additionally, an enable terminal (EN) is provided to disable or enable all outputs simultaneously. The EN terminal is a 3-level input as well and extends the number of settings to 2 × 27 = 54.

The CDCM1804 is characterized for operation from -40°C to 85°C.

For use in single-ended driver applications, the CDCM1804 also provides a VBB output terminal that can be directly connected to the unused input as a common-mode voltage reference.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート 1:3 LVPECL Clock Buffer & Addl LVCMOS Output & Programmable Divider データシート (Rev. E) 2005年 5月 22日
その他の技術資料 クロック＆タイミング・ソリューション (Rev. A 翻訳版) 2013年 12月 11日
アプリケーション・ノート CDCM1802/CDCM1804 2004年 8月 4日

設計および開発

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シミュレーション・モデル

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SCAC047.ZIP (24 KB) - IBIS Model
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGE) 24 Ultra Librarian
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購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

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