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CDCVF2510

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DRAM アプリケーション向け、10 出力、3.3V、フェーズ・ロック・ループ・クロック・ドライバ

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製品詳細

Function Memory interface Additive RMS jitter (typ) (fs) 70 Output frequency (max) (MHz) 175 Number of outputs 10 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 100 Features SDR Operating temperature range (°C) 0 to 85 Rating Catalog Output type LVTTL Input type LVTTL
Function Memory interface Additive RMS jitter (typ) (fs) 70 Output frequency (max) (MHz) 175 Number of outputs 10 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 100 Features SDR Operating temperature range (°C) 0 to 85 Rating Catalog Output type LVTTL Input type LVTTL
TSSOP (PW) 24 49.92 mm² 7.8 x 6.4
  • Designed to Meet and Exceed PC133 SDRAM Registered DIMM Specification Rev. 1.1
  • Spread Spectrum Clock Compatible
  • Operating Frequency 50 MHz to 175 MHz
  • Static Phase Error Distribution at 66 MHz to 166 MHz Is ±125 ps
  • Jitter (cyc - cyc) at 66 MHz to 166 MHz Is |70| ps
  • Advanced Deep Submicron Process Results in More Than 40% Lower Power Consumption Versus Current Generation PC133 Devices
  • Available in Plastic 24-Pin TSSOP
  • Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications
  • Distributes One Clock Input to One Bank of 10 Outputs
  • External Feedback (FBIN) Terminal Is Used to Synchronize the Outputs to the Clock Input
  • 25- On-Chip Series Damping Resistors
  • No External RC Network Required
  • Operates at 3.3 V

NOT RECOMMENDED FOR NEW DESIGNS USE CDCVF2510A AS A REPLACEMENT
  • Designed to Meet and Exceed PC133 SDRAM Registered DIMM Specification Rev. 1.1
  • Spread Spectrum Clock Compatible
  • Operating Frequency 50 MHz to 175 MHz
  • Static Phase Error Distribution at 66 MHz to 166 MHz Is ±125 ps
  • Jitter (cyc - cyc) at 66 MHz to 166 MHz Is |70| ps
  • Advanced Deep Submicron Process Results in More Than 40% Lower Power Consumption Versus Current Generation PC133 Devices
  • Available in Plastic 24-Pin TSSOP
  • Phase-Lock Loop Clock Distribution for Synchronous DRAM Applications
  • Distributes One Clock Input to One Bank of 10 Outputs
  • External Feedback (FBIN) Terminal Is Used to Synchronize the Outputs to the Clock Input
  • 25- On-Chip Series Damping Resistors
  • No External RC Network Required
  • Operates at 3.3 V

NOT RECOMMENDED FOR NEW DESIGNS USE CDCVF2510A AS A REPLACEMENT

The CDCVF2510 is a high-performance, low-skew, low-jitter, phase-lock loop (PLL) clock driver. It uses a phase-lock loop (PLL) to precisely align, in both frequency and phase, the feedback (FBOUT) output to the clock (CLK) input signal. It is specifically designed for use with synchronous DRAMs. The CDCVF2510 operates at a 3.3-V VCC. It also provides integrated series-damping resistors that make it ideal for driving point-to-point loads.

One bank of 10 outputs provides 10 low-skew, low-jitter copies of CLK. Output signal duty cycles are adjusted to 50%, independent of the duty cycle at CLK. Outputs are enabled or disabled via the control (G) input. When the G input is high, the outputs switch in phase and frequency with CLK; when the G input is low, the outputs are disabled to the logic-low state.

Unlike many products containing PLLs, the CDCVF2510 does not require external RC networks. The loop filter for the PLL is included on-chip, minimizing component count, board space, and cost.

Because it is based on PLL circuitry, the CDCVF2510 requires a stabilization time to achieve phase lock of the feedback signal to the reference signal. This stabilization time is required following power up and application of a fixed-frequency, a fixed-phase signal at CLK, or following any changes to the PLL reference or feedback signals. The PLL can be bypassed for test purposes by strapping AVCC to ground.

The CDCVF2510 is characterized for operation from 0°C to 85°C.

For application information see the application reports High Speed Distribution Design Techniques for CDC509/516/2509/2510/2516 (SLMA003) and Using CDC2509A/2510A PLL With Spread Spectrum Clocking (SSC) (SCAA039).

The CDCVF2510 is a high-performance, low-skew, low-jitter, phase-lock loop (PLL) clock driver. It uses a phase-lock loop (PLL) to precisely align, in both frequency and phase, the feedback (FBOUT) output to the clock (CLK) input signal. It is specifically designed for use with synchronous DRAMs. The CDCVF2510 operates at a 3.3-V VCC. It also provides integrated series-damping resistors that make it ideal for driving point-to-point loads.

One bank of 10 outputs provides 10 low-skew, low-jitter copies of CLK. Output signal duty cycles are adjusted to 50%, independent of the duty cycle at CLK. Outputs are enabled or disabled via the control (G) input. When the G input is high, the outputs switch in phase and frequency with CLK; when the G input is low, the outputs are disabled to the logic-low state.

Unlike many products containing PLLs, the CDCVF2510 does not require external RC networks. The loop filter for the PLL is included on-chip, minimizing component count, board space, and cost.

Because it is based on PLL circuitry, the CDCVF2510 requires a stabilization time to achieve phase lock of the feedback signal to the reference signal. This stabilization time is required following power up and application of a fixed-frequency, a fixed-phase signal at CLK, or following any changes to the PLL reference or feedback signals. The PLL can be bypassed for test purposes by strapping AVCC to ground.

The CDCVF2510 is characterized for operation from 0°C to 85°C.

For application information see the application reports High Speed Distribution Design Techniques for CDC509/516/2509/2510/2516 (SLMA003) and Using CDC2509A/2510A PLL With Spread Spectrum Clocking (SSC) (SCAA039).
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート 3.3-V Phase-Lock Loop Clock Driver データシート (Rev. C) 2006年 4月 20日
アプリケーション・ノート Generating Early Clock using TI's CDCVF2509/CDCVF2510 PLLs 2004年 7月 23日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
TSSOP (PW) 24 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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