DS90LV028AQ-Q1
- AECQ-100 Qualified for Automotive Applications
- Temperature Grade 1: -40°C to +125°C TA
- >400 Mbps (200 MHz) Switching Rates
- 50 ps Differential Skew (Typical)
- 0.1 ns Channel-to-Channel Skew (Typical)
- 2.5 ns Maximum Propagation Delay
- 3.3V Power Supply Design
- Flow-Through Pinout
- Power Down High Impedance on LVDS Inputs
- Low Power design (18 mW at 3.3 V static)
- LVDS Inputs Accept LVDS/CML/LVPECL Signals
- Conforms to ANSI/TIA/EIA-644 Standard
- Available in SOIC Package
The DS90LV028AQ is a dual CMOS differential line receiver designed for applications requiring ultra low power dissipation, low noise and high data rates. The device is designed to support data rates in excess of 400 Mbps (200 MHz) utilizing Low Voltage Differential Signaling (LVDS) technology.
The DS90LV028AQ accepts low voltage (350 mV typical) differential input signals and translates them to 3 V CMOS output levels. The DS90LV028AQ has a flow-through design for easy PCB layout.
The DS90LV028AQ and companion LVDS line driver DS90LV027AQ provide a new alternative to high power PECL/ECL devices for high speed point-to-point interface applications.
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技術文件
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檢視所有 5 | 重要文件 | 類型 | 標題 | 格式選項 | 日期 |
|---|---|---|---|---|
| * | Data sheet | DS90LV028AQ-Q1 Automotive LVDS Dual Differential Line Receiver datasheet (Rev. I) | PDF | HTML | 2020年 6月 22日 |
| Application brief | LVDS to Improve EMC in Motor Drives | 2018年 9月 27日 | ||
| Application brief | How Far, How Fast Can You Operate LVDS Drivers and Receivers? | 2018年 8月 3日 | ||
| Application brief | How to Terminate LVDS Connections with DC and AC Coupling | 2018年 5月 16日 | ||
| Application note | An Overview of LVDS Technology | 1998年 10月 5日 |
設計與開發
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開發板
DS90LV027A-28AEVM — 二通道 LVDS 驅動器和接收器評估模組
DS90LVRA2 EVM 是一款專為德州儀器 DS90LV027A LVDS 雙差動驅動器及 DS90LV028A LVDS 雙差動線路接收器之性能與功能評估而設計的評估模組。使用者可運用此套件快速評估 DS90LV027A 和 DS90LV028A 支援的輸出波形特性和訊號完整性。接頭針腳可連接至 DS90LV027A 和 DS90LV028A 輸入及輸出，也便於連接至實驗室設備或使用者系統，以進行性能評估。
模擬工具
PSPICE-FOR-TI — PSpice® for TI 設計與模擬工具
PSpice® for TI 是有助於評估類比電路功能的設計和模擬環境。這款全功能設計和模擬套件使用 Cadence® 的類比分析引擎。PSpice for TI 包括業界最大的模型庫之一，涵蓋我們的類比和電源產品組合，以及特定類比行為模型，且使用無需支付費用。
PSpice for TI 設計和模擬環境可讓您使用其內建函式庫來模擬複雜的混合訊號設計。在進行佈局和製造之前，建立完整的終端設備設計和解決方案原型，進而縮短上市時間並降低開發成本。
在 PSpice for TI 設計與模擬工具中，您可以搜尋 TI (...)
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模擬工具
TINA-TI — 基於 SPICE 的類比模擬程式
TINA-TI provides all the conventional DC, transient and frequency domain analysis of SPICE and much more. TINA has extensive post-processing capability that allows you to format results the way you want them. Virtual instruments allow you to select input waveforms and probe circuit nodes voltages (...)
使用指南: PDF
參考設計
TIDA-01021 — 適用於 DSO、雷達和 5G 無線測試儀的多通道 JESD204B 15 GHz 時鐘參考設計
高速多通道應用需要能精確管理通道間時脈偏斜的時脈解決方案，以達到最佳的系統 SNR、SFDR 和 ENOB。此參考設計利用 TI 的 LMX2594 寬頻 PLL（內建 VCO），可產生 10MHz 至 15GHz 的時脈及 JESD204B 介面用 SYSREF，支援在獨立電路板上兩個高速通道的應用。15GHz 時鐘頻率下，10kHz 偏移的相位雜訊為 < -104dBc/Hz。 使用 TI 的 ADC12DJ3200 高速轉換器 EVM，可實現板對板時脈偏斜 <10ps，並在 5.25GHz 輸入訊號下達到 49.6dB (...)
參考設計
TIDA-01022 — 適用於 DSO、雷達和 5G 無線測試系統的靈活 3.2-GSPS 多通道 AFE 參考設計
此高速多通道資料擷取參考設計可實現最佳系統性能。系統設計師需考量如高速多通道時脈產生的時脈抖動和偏斜等重要設計參數，這會影響整體系統 SNR、SFDR、通道對通道偏斜和確定性延遲。此參考設計展示了使用 JESD204B 高速資料轉換器、高速放大器、高性能時脈和低雜訊電源解決方案的多通道 AFE 和時脈解決方案，以實現最佳系統性能
參考設計
TIDA-01023 — 適用於雷達和 5G 無線測試器的高通道數 JESD204B 時脈產生參考設計
高速多通道應用需要能精確調整通道至通道偏斜的低雜訊、可擴充時脈解決方案，以達到最佳的系統 SNR、SFDR 和 ENOB。此參考設計支援使用一個主要時鐘和多個從屬時鐘裝置的高通道數 JESD204B 同步時鐘。此設計提供多通道 JESD204B 時鐘，使用 TI LMK04828 時鐘抖動清除器和整合 VCO 的 LMX2594 寬頻 PLL，以達到 <10 ps 的時鐘對時鐘偏斜。此設計以 3 GSPS 的速度使用 TI ADC12DJ3200 EVM 進行測試，可達到 < 50 ps 的通道對通道偏斜，並改善 SNR (...)
參考設計
TIDA-01024 — 適用於雷達和 5G 無線測試器的高通道數 JESD204B 菊輪鍊時鐘參考設計
高速多通道應用需要能精確調整通道至通道偏斜的低雜訊、可擴充時脈解決方案，以達到最佳的系統 SNR、SFDR 和 ENOB。此參考設計支援在菊輪鍊配置中擴充 JESD204B 同步時脈。此設計提供多通道 JESD204B 時鐘，使用 TI LMK04828 時鐘抖動清除器和整合 VCO 的 LMX2594 寬頻 PLL，以達到 <10 ps 的時鐘對時鐘偏斜。此設計以 3 GSPS 的速度使用 TI ADC12DJ3200 EVM 進行測試，可達到 < 50 ps 的通道對通道偏斜，並改善 SNR (...)
參考設計
TIDA-01027 — 在 12.8 GSPS 資料採集系統中發揮最大效能的低雜訊電源供應參考設計
此參考設計展示了一款高效能、低雜訊的五軌電源設計，適用於超高速資料採集 (DAQ) 系統，支援超過 12.8 GSPS。電源供應 DC/DC 轉換器具備頻率同步與相位轉換功能，可將輸入電流漣波降至最低並控制頻率內容。採用高性能 HotRod™ 封裝技術，可將潛在的輻射電磁干擾 (EMI) 降至最低。
參考設計
TIDA-01028 — 適用於高速示波器和寬頻帶數位器的 12.8-GSPS 類比前端參考設計
此參考設計提供交錯式射頻取樣類比數位轉換器 (ADC) 的實際範例，以達到 12.8-GSPS 取樣率。這是透過兩個射頻取樣 ADC 的時間交錯而達成。交錯需要在 ADC 之間進行相位偏移，此參考設計利用 ADC12DJ3200 的無雜訊孔徑延遲調整（tAD 調整）功能來實現此目標。此功能也可用於將交錯式 ADC 的典型不匹配降到最低：將 SNR、ENOB 和 SFDR 性能最大化。此參考設計也具備支援 JESD204B 的低相位雜訊時脈樹。使用 LMX2594 寬頻 PLL 和 LMK04828 合成器和抖動消除器來執行實作。
參考設計
TIDA-010128 — 適用於 12 位元數位器的可擴充 20.8 GSPS 參考設計
此參考設計說明採用時間交錯配置的射頻取樣類比數位轉換器 (ADC) 的 20.8GSPS 取樣系統。時間交錯法是一種經過實證的傳統提升取樣率方式，然而，匹配個別 ADC 偏移、增益與取樣時間不匹配是實現性能的關鍵。交錯的複雜性會隨著取樣時脈較高而增加。ADC 間的相位匹配是實現更佳 SFDR 和 ENOB 的關鍵規格之一。此參考設計使用 ADC12DJ5200RF 上的無雜訊孔徑延遲調整功能，並具備 19fs 精密相位控制步驟，可簡化 20.8GSPS 交錯之執行。此參考設計採用以 LMK04828 和 LMX2594 為基礎的板載低雜訊 JESD204B 時脈鐘產生器，符合 12 (...)
參考設計
TIDA-010122 — 適用於多通道射頻系統的參考設計同步數據轉換器 DDC 和 NCO 功能
此參考設計可解決與新興 5G 適配應用相關，例如大規模多輸入多輸出 (mMIMO)、相位陣列雷達與通訊酬載等應用相關的同步設計挑戰。一般 RF 前端包含天線、低雜訊放大器 (LNA)、混波器、類比網域中的本地振盪器 (LO) 及類比轉數位轉換器、數值控制振盪器 (NCO) 和數位降轉換器 (DDC)。為了達到整體系統同步化，這些數位區塊必須與系統時鐘同步。本參考設計採用 ADC12DJ3200 資料轉換器，透過同步處理晶片內建 NCO 與 SYNC ~ 並使用無雜訊孔徑延遲調整 (tAD 調整) 功能，在多個接收器之間達到小於 5-ps 的頻道間偏斜的效果，以進一步降低偏斜。此設計也具備搭載 (...)
參考設計
TIDA-010132 — 適用於雷達應用的多通道 RF 收發器參考設計
此參考設計為 8 通道類比前端 (AFE)，採用兩個 AFE7444 4 通道 RF 收發器和 LMK04828-LMX2594 架構時脈子系統，可讓設計擴充至 16 通道或更多通道。每個 AFE 通道包含一個 14 位元、9GSPS DAC 和一個 3GSPS ADC，同步化至低於 10ps 的偏斜，於 2.6GHz 時之動態範圍大於 75-dB。
參考設計
TIDA-010131 — 適用於雷達和無線 5G 測試儀的多通道射頻收發器計時參考設計
高速終端設備（例如相位陣列雷達、無線通訊測試器和電子戰設備）的類比前端需要同步多收發器訊號鏈。各收發器訊號鏈皆包含高速、類比轉數位轉換器 (ADC)、數位轉類比轉換器 (DAC) 和時脈子系統。時脈子系統提供含精密延遲調整的低雜訊取樣時脈，以實現最低通道對通道偏斜，同時最佳系統性能，例如訊號雜訊比 (SNR)、無雜散動態範圍 (SFDR)、IMD3、有效位元數 (ENOB) 等。此參考設計展示了使用 AFE7444 EVM 的多通道 JESD204B 時脈產生功能與系統性能。利用 6 GSPS/3 GSPS DAC/ADC 時脈實現優於 10 ps 的通道對通道偏斜，支援最高 (...)
| 封裝 | 針腳 | CAD 符號、佔位空間與 3D 模型 |
|---|---|---|
| SOIC (D) | 8 | Ultra Librarian |
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- RoHS
- REACH
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