Produktdetails

Integrated VCO No Output frequency (min) (MHz) 300 Output frequency (max) (MHz) 12800 Current consumption (mA) 405 Features 1:4 fanout, Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, Programmable Delay, Programmable phase offset, RF clock distribution, Ultra-low additive jitter Rating Catalog Operating temperature range (°C) -40 to 85 Lock time (µs) (typ) (s) Loop BW dependent
Integrated VCO No Output frequency (min) (MHz) 300 Output frequency (max) (MHz) 12800 Current consumption (mA) 405 Features 1:4 fanout, Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, Programmable Delay, Programmable phase offset, RF clock distribution, Ultra-low additive jitter Rating Catalog Operating temperature range (°C) -40 to 85 Lock time (µs) (typ) (s) Loop BW dependent
VQFN (RHA) 40 36 mm² 6 x 6
  • Output frequency: 300MHz to 12.8GHz
  • Noiseless adjustable input delay up to 60ps with 1.1ps resolution
  • Individual adjustable output delays up to 55ps with 0.9ps resolution
  • Ultra-low noise
    • Noise floor: –159dBc/Hz at 6GHz output
    • Additive jitter (DC to fCLK): 36fs
    • Additive jitter (100Hz to 100MHz): 10fs
  • Four high-frequency clocks with corresponding SYSREF outputs
    • Shared divide by 1 (Bypass), 2, 3, 4, 5, 6, 7, and 8
    • Shared programmable multiplier x2, x3, x4, x5, x6, x7 and x8
  • LOGICLK output with corresponding SYSREF output
    • On separate divide bank
    • 1, 2, 4 pre-divider
    • 1 (bypass), 2, …, 1023 post divider
    • Second logic clock option with additional divider 1, 2, 4 & 8
  • Six programmable output power levels
  • Synchronized SYSREF clock outputs
    • 508 delay step adjustments of less than 2.5ps at 12.8GHz
    • Generator, repeater and repeater retime modes
    • Windowing feature for SYSREFREQ pins to optimize timing
  • SYNC feature to all divides and multiple devices
  • Operating voltage: 2.5V
  • Operating temperature: –40ºC to +85ºC
  • Output frequency: 300MHz to 12.8GHz
  • Noiseless adjustable input delay up to 60ps with 1.1ps resolution
  • Individual adjustable output delays up to 55ps with 0.9ps resolution
  • Ultra-low noise
    • Noise floor: –159dBc/Hz at 6GHz output
    • Additive jitter (DC to fCLK): 36fs
    • Additive jitter (100Hz to 100MHz): 10fs
  • Four high-frequency clocks with corresponding SYSREF outputs
    • Shared divide by 1 (Bypass), 2, 3, 4, 5, 6, 7, and 8
    • Shared programmable multiplier x2, x3, x4, x5, x6, x7 and x8
  • LOGICLK output with corresponding SYSREF output
    • On separate divide bank
    • 1, 2, 4 pre-divider
    • 1 (bypass), 2, …, 1023 post divider
    • Second logic clock option with additional divider 1, 2, 4 & 8
  • Six programmable output power levels
  • Synchronized SYSREF clock outputs
    • 508 delay step adjustments of less than 2.5ps at 12.8GHz
    • Generator, repeater and repeater retime modes
    • Windowing feature for SYSREFREQ pins to optimize timing
  • SYNC feature to all divides and multiple devices
  • Operating voltage: 2.5V
  • Operating temperature: –40ºC to +85ºC

The high frequency capability, extremely low jitter and programmable clock input and output delay of this device, makes a great approach to clock high precision, high-frequency data converters without degradation of signal-to-noise ratio. Each of the four high frequency clock outputs and additional LOGICLK outputs with larger divider range, is paired with a SYSREF output clock signal. The SYSREF signal for JESD204B/C interfaces can either be internally generated or passed in as an input and re-clocked to the device clocks. The noiseless delay adjustment at input path of the high frequency clock input and individual clock output paths insures low skew clocks in multi-channel system. For data converter clocking application, having the jitter of the clock less than the aperture jitter of the data converter is important. In applications where more than four data converters need to be clocked, a variety of cascading architectures can be developed using multiple devices to distribute all the high frequency clocks and SYSREF signals required. This device, combined with an ultra-low noise reference clock source, is an exemplary choice for clocking data converters, especially when sampling above 3GHz.

The high frequency capability, extremely low jitter and programmable clock input and output delay of this device, makes a great approach to clock high precision, high-frequency data converters without degradation of signal-to-noise ratio. Each of the four high frequency clock outputs and additional LOGICLK outputs with larger divider range, is paired with a SYSREF output clock signal. The SYSREF signal for JESD204B/C interfaces can either be internally generated or passed in as an input and re-clocked to the device clocks. The noiseless delay adjustment at input path of the high frequency clock input and individual clock output paths insures low skew clocks in multi-channel system. For data converter clocking application, having the jitter of the clock less than the aperture jitter of the data converter is important. In applications where more than four data converters need to be clocked, a variety of cascading architectures can be developed using multiple devices to distribute all the high frequency clocks and SYSREF signals required. This device, combined with an ultra-low noise reference clock source, is an exemplary choice for clocking data converters, especially when sampling above 3GHz.

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Technische Dokumentation

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Evaluierungsplatine

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Benutzerhandbuch: PDF | HTML
Anwendungssoftware und Frameworks

PLLATINUMSIM-SW — Texas Instruments PLLatinum-Simulator-Tool

PLLATINUMSIM-SW ist ein Simulationstool, mit dem Benutzer detaillierte Designs und Simulationen unserer integrierten PLLatinum™-Schaltungen erstellen können, einschließlich der LMX-Serie von phasenverriegelten Schleifen (PLLs) und Synthesizern.
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TICSPRO-SW TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

Unterstützte Produkte und Hardware

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Produkte
Taktgeneratoren
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Taktpuffer
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Netzwerk-Taktsynchronisierer
LMK05028 Jitterarmer Taktgeber für Netzwerk-Synchronisierer mit zwei Kanälen LMK05318 Extrem jitterarmer Netzwerk-Synchronisierungstaktgeber mit einem Kanal und BAW LMK05318B Extrem jitterarmer Netzwerk-Synchronisierungstaktgeber mit einem Kanal und BAW LMK5B12204 Taktgenerator mit extrem geringem Jitter, Netzwerksynchronisierung und BAW-Technologie LMK5B33216 Netzwerksynchronisierer mit 16 Ausgängen, drei DPLL und APLL, mit integriertem 2,5-GHz-Bulk-Acoustic LMK5B33414 Netzwerksynchronisierer mit 14 Ausgängen, drei DPLL und APLL, mit integriertem 2,5-GHz-Bulk-Acoustic LMK5C22212A Netzwerk-Synchronisierer mit drei DPLL, zwei APLL, zwei Eingängen und 12 Ausgängen mit BAW VCO  LMK5C33216 Extrem jitterarmer Taktsynchronisierer mit JESD204B für drahtlose Kommunikation mit BAW LMK5C33216A Netzwerk-Synchronisierer mit drei DPLL, drei APLL, zwei Eingängen und 16 Ausgängen mit JESD204B/C un
HF-PLLs und Synthesizer
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Hardware-Entwicklung
Evaluierungsplatine
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