データシート
LMK00804B
- Four LVCMOS/LVTTL Outputs with 7 Ω Output
Impedance- Additive Jitter: 0.04 ps RMS (typ) @ 125 MHz
- Noise Floor: –166 dBc/Hz (typ) @ 125 MHz
- Output Frequency: 350 MHz (max)
- Output Skew: 35 ps (max)
- Part-to-Part Skew: 700 ps (max)
- Two Selectable Inputs
- CLK, nCLK Pair Accepts LVPECL, LVDS,
HCSL, SSTL, LVHSTL, or LVCMOS/LVTTL - LVCMOS_CLK Accepts LVCMOS/LVTTL
- CLK, nCLK Pair Accepts LVPECL, LVDS,
- Synchronous Clock Enable
- Core/Output Power Supplies:
- 3.3 V/3.3 V
- 3.3 V/2.5 V
- 3.3 V/1.8 V
- 3.3 V/1.5 V
- Package: 16-Lead TSSOP
- Industrial Temperature Range: –40ºC to +85ºC
The LMK00804B is a low skew, high performance clock fanout buffer which can distribute up to four LVCMOS/LVTTL outputs (3.3-V, 2.5-V, 1.8-V, or 1.5-V levels) from one of two selectable inputs, which can accept differential or single-ended inputs. The clock enable input is synchronized internally to eliminate runt or glitch pulses on the outputs when the clock enable terminal is asserted or de-asserted. The outputs are held in logic low state when the clock is disabled. A separate output enable terminal controls whether the outputs are active state or high-impedance state. The low additive jitter and phase noise floor, and guaranteed output and part-to-part skew characteristics make the LMK00804B ideal for applications demanding high performance and repeatability.
See also Device Comparison Table for descriptions of CDCLVC1310 and LMK00725 parts.
技術資料
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|---|---|---|---|---|---|---|
| * | データシート | LMK00804B Low Skew, 1-to-4 Multiplexed Differential/LVCMOS-to-LVCMOS/TTL Fanout Buffer データシート (Rev. A) | PDF | HTML | 2014年 7月 7日 | ||
| EVM ユーザー ガイド (英語) | LMK00804BEVM User’s Guide | 2014年 6月 27日 |
設計および開発
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Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
シミュレーション・ツール
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リファレンス・デザイン
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TIDA-01051 — 自動試験装置向け、FPGA 使用とデータ・スループットを最適化するリファレンス・デザイン
TIDA-01051 リファレンス・デザインは、自動試験機器（ATE）などの非常にチャネル数の多いデータ・アクイジション（DAQ）システムのチャネル密度、統合、消費電力、クロック・ディストリビューション、シグナル・チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインに組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。 その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
リファレンス・デザイン
TIDA-01050 — 18 ビット SAR（逐次比較型）データ・コンバータ向けに最適化されたアナログ・フロント・エンド DAQ（データ・アクイジション）システムのリファレンス・デザイン
TIDA-01050 リファレンス・デザインは自動試験機器に付随する、統合、消費電力、性能、クロッキングの課題を改善します。いかなる ATE（自動試験機器）にも使用できますが、多数の入力チャネルを必要とするシステムに特に最適です。
リファレンス・デザイン
TIDA-01052 — 負電源を使用してフルスケール THD を改善する ADC ドライバのリファレンス・デザイン
TIDA-01052 リファレンス・デザインは、アナログ・フロント・エンド・ドライバ・アンプでグランドの代わりに負の電圧レールを使用する際に見られるシステム性能の向上を実現します。このコンセプトはすべてのアナログ・フロント・エンドに該当しますが、ここでは特に自動試験機器を対象としています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| TSSOP (PW) | 16 | Ultra Librarian |
購入と品質
記載されている情報：
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 使用原材料
- 認定試験結果
- 継続的な信頼性モニタ試験結果
記載されている情報：
- ファブの拠点
- 組み立てを実施した拠点
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。