SN74LV21A

アクティブ

2 チャネル、4 入力、2V ~ 5.5V、高速 (7ns)、AND ゲート

製品詳細

Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 2 Inputs per channel 4 IOL (max) (mA) 12 IOH (max) (mA) -12 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 70 Rating Catalog Operating temperature range (°C) -40 to 85
Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 2 Inputs per channel 4 IOL (max) (mA) 12 IOH (max) (mA) -12 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 70 Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 14 51.9 mm² 8.65 x 6 SOP (NS) 14 79.56 mm² 10.2 x 7.8 SSOP (DB) 14 48.36 mm² 6.2 x 7.8 TSSOP (PW) 14 32 mm² 5 x 6.4 TVSOP (DGV) 14 23.04 mm² 3.6 x 6.4
  • 2V~5.5V の V CC で動作
  • 最大 t pd:6ns (5V 時)
  • 標準 V OLP (出力グランド・バウンス) < 0.8V (V CC = 3.3V、T A = 25℃)
  • 標準 V OHV (出力 V OH アンダーシュート) > 2.3V (V CC = 3.3V、TA = 25℃)
  • I off により部分的パワーダウン・モード動作をサポート
  • JESD 78、Class II 準拠で 100mA 超のラッチアップ性能
  • 2V~5.5V の V CC で動作
  • 最大 t pd:6ns (5V 時)
  • 標準 V OLP (出力グランド・バウンス) < 0.8V (V CC = 3.3V、T A = 25℃)
  • 標準 V OHV (出力 V OH アンダーシュート) > 2.3V (V CC = 3.3V、TA = 25℃)
  • I off により部分的パワーダウン・モード動作をサポート
  • JESD 78、Class II 準拠で 100mA 超のラッチアップ性能

これらのデュアル 4 入力正論理 AND ゲートは、2V~5.5V V CC 動作用に設計されています。

SN74LV21A デバイスはブール関数 Y = A • B • C • D を正論理で実行します。

これらのデバイスは、I off を使用する部分的パワーダウン・アプリケーション用の動作が完全に規定されています。I off 回路が出力をディセーブルにするので、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

これらのデュアル 4 入力正論理 AND ゲートは、2V~5.5V V CC 動作用に設計されています。

SN74LV21A デバイスはブール関数 Y = A • B • C • D を正論理で実行します。

これらのデバイスは、I off を使用する部分的パワーダウン・アプリケーション用の動作が完全に規定されています。I off 回路が出力をディセーブルにするので、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

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技術資料

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* データシート SN74LV21A デュアル 4 入力正論理 AND ゲート データシート (Rev. F 翻訳版) PDF | HTML 英語版 (Rev.F) PDF | HTML 2023年 8月 1日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
シミュレーション・モデル

SN74LV21A IBIS Model

SCEM793.ZIP (46 KB) - IBIS Model
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SOIC (D) 14 Ultra Librarian
SOP (NS) 14 Ultra Librarian
SSOP (DB) 14 Ultra Librarian
TSSOP (PW) 14 Ultra Librarian
TVSOP (DGV) 14 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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