首頁 邏輯和電壓轉換 邏輯閘 NAND 閘
首頁
邏輯和電壓轉換
邏輯閘
NAND 閘

SN74AUP1G00

現行

單路 1 輸入、0.8-V 至 3.6-V 低功耗 NAND 閘

立即訂購
產品規格表

SN74AUP1G00

現行
產品規格表 立即訂購

產品詳細資料

Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Number of channels 1 Inputs per channel 1 IOL (max) (mA) 4 IOH (max) (mA) -4 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 85
Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Number of channels 1 Inputs per channel 1 IOL (max) (mA) 4 IOH (max) (mA) -4 Input type Standard CMOS Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 85
DSBGA (YFP) 6 1.4000000000000001 mm² 1 x 1.4000000000000001 SOT-23 (DBV) 5 8.12 mm² 2.9 x 2.8 SOT-5X3 (DRL) 5 2.56 mm² 1.6 x 1.6 SOT-SC70 (DCK) 5 4.2 mm² 2 x 2.1 USON (DRY) 6 1.45 mm² 1.45 x 1 X2SON (DPW) 5 0.64 mm² 0.8 x 0.8 X2SON (DSF) 6 1 mm² 1 x 1
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Ultra Small 0.64 mm2 Package (DPW) with 0.5-mm Pitch
  • Low Static-Power Consumption (ICC = 0.9 µA Max)
  • Low Dynamic-Power Consumption (Cpd = 4 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise Overshoot and Undershoot <10% of VCC
  • Ioff Supports Live Insertion, Partial-Power-Down Mode, and Back-Drive Protection
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at Input (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.8 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Ultra Small 0.64 mm2 Package (DPW) with 0.5-mm Pitch
  • Low Static-Power Consumption (ICC = 0.9 µA Max)
  • Low Dynamic-Power Consumption (Cpd = 4 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise Overshoot and Undershoot <10% of VCC
  • Ioff Supports Live Insertion, Partial-Power-Down Mode, and Back-Drive Protection
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at Input (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.8 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II

This single 2-input positive-NAND gate performs the Boolean function Y = A × B or Y = A + B in positive logic.

This single 2-input positive-NAND gate performs the Boolean function Y = A × B or Y = A + B in positive logic.
filter 尋找其它 NAND 閘
下載 觀看有字幕稿的影片 影片

您可能會感興趣的類似產品

open-in-new 比較替代產品
引腳對引腳且具備與所比較裝置相同的功能
SN74LVC1G00 現行 單路 2 輸入、1.65-V 至 5.5-V NAND 閘 Larger voltage range (1.65V to 5.5V), higher drive average drive strength (24mA)

技術文件

star =TI 所選的此產品重要文件
找不到結果。請清除您的搜尋條件，然後再試一次。
檢視所有 7
類型 標題 日期
* Data sheet SN74AUP1G00 Low-Power Single 2-Input Positive-NAND Gate datasheet (Rev. J) PDF | HTML 2016年 12月 7日
Application brief Understanding Schmitt Triggers (Rev. A) PDF | HTML 2019年 5月 22日
Selection guide Little Logic Guide 2018 (Rev. G) 2018年 7月 6日
Application note Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
Selection guide Logic Guide (Rev. AB) 2017年 6月 12日
Application note How to Select Little Logic (Rev. A) 2016年 7月 26日
Application note Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計與開發

如需其他條款或必要資源，請按一下下方的任何標題以檢視詳細頁面 (如有)。

開發板

5-8-LOGIC-EVM — 適用於 5 針腳至 8 針腳 DCK、DCT、DCU、DRL 和 DBV 封裝的通用邏輯評估模組

靈活的 EVM 旨在支援任何針腳數為 5 至 8 支且採用 DCK、DCT、DCU、DRL 或 DBV 封裝的裝置。
使用指南: PDF
TI.com 無法提供
開發板

HALL-TRIGGER-EVM — 適用於具有外部現場保護之非接觸式、霍爾效應變動速度觸發器的評估模組

此評估模組 (EVM) 使用霍爾效應感測器來實作觸發器，而該觸發器是根據按下觸發器的程度來輸出不同電壓。與傳統的機械式觸發器相比，此 EVM 採用非接觸式的方法減少磨損，因從而延長產品使用壽命。低功耗霍爾效應開關與負載開關搭配使用，因此當未按下觸發器時，可讓系統維持低功耗待機模式。此外，當存在強大的外部磁場時，選擇性使用停用電壓輸出的磁場保護功能。
使用指南: PDF | HTML
TI.com 無法提供
模擬型號

SN74AUP1G00 Behavioral SPICE Model

SCEM695.ZIP (7 KB) - PSpice Model
下載
模擬型號

SN74AUP1G00 IBIS Model (Rev. A)

SCEM461A.ZIP (64 KB) - IBIS Model
下載
參考設計

TIDA-00570 — 適用於工業 3D 列印和數位印刷的高速 DLP 子系統參考設計

The High Speed DLP® Sub-system Reference Design provides system-level DLP development board designs for industrial Digital Lithography and 3D Printing applications that require high resolution, superior speed and production reliability. The system design offers maximum throughput by integrating (...)
Design guide: PDF
電路圖: PDF
參考設計

TIDA-060032 — 具有外部現場保護的非接觸式、霍爾效應變動速度觸發參考設計

此參考設計使用霍爾效應感測器來實作觸發器，而該觸發器是根據按下觸發器的程度來輸出不同電壓。這些類型的觸發器對於無線供電工具或其他任何使用觸發位移資訊的終端設備都很有用。

與傳統的機械式觸發器相比，此設計採用非接觸式的方法減少磨損，因從而延長產品使用壽命。低功耗霍爾效應開關與負載開關搭配使用，因此當未按下觸發器時，可讓系統維持低功耗待機模式。此外，當存在強大的外部磁場時，選擇性使用停用電壓輸出的磁場保護功能。

Design guide: PDF
電路圖: PDF
封裝 針腳 CAD 符號、佔位空間與 3D 模型
DSBGA (YFP) 6 Ultra Librarian
SOT-23 (DBV) 5 Ultra Librarian
SOT-5X3 (DRL) 5 Ultra Librarian
SOT-SC70 (DCK) 5 Ultra Librarian
USON (DRY) 6 Ultra Librarian
X2SON (DPW) 5 Ultra Librarian
X2SON (DSF) 6 Ultra Librarian
適用 TI 的評估品項標準條款與條件。

訂購與品質

內含資訊：
  • RoHS
  • REACH
  • 產品標記
  • 鉛塗層/球物料
  • MSL 等級/回焊峰值
  • MTBF/FIT 估算值
  • 材料內容
  • 認證摘要
  • 進行中持續性的可靠性監測
內含資訊：
  • 晶圓廠位置
  • 組裝地點

支援與培訓

內含 TI 工程師技術支援的 TI E2E™ 論壇

以英文檢視所有論壇主題

內容係由 TI 和社群貢獻者依「現狀」提供，且不構成 TI 規範。檢視使用條款。

若有關於品質、封裝或訂購 TI 產品的問題，請參閱 TI 支援。​​​​​​​​​​​​​​

影片