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CDC7005

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레퍼런스 클록을 VCXO로 동기화하는 고성능, 저위상 잡음 및 저스큐 클록 싱크로나이저

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제품 상세 정보

Function Clock generator Number of outputs 5 Output frequency (max) (MHz) 800 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Input type LVCMOS, LVPECL Output type LVPECL Operating temperature range (°C) -40 to 85 Features Op-amp for active loop filter, Programmable delay Rating Catalog
Function Clock generator Number of outputs 5 Output frequency (max) (MHz) 800 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Input type LVCMOS, LVPECL Output type LVPECL Operating temperature range (°C) -40 to 85 Features Op-amp for active loop filter, Programmable delay Rating Catalog
BGA (ZVA) 64 64 mm² 8 x 8 VQFN (RGZ) 48 49 mm² 7 x 7
  • High Performance 1:5 PLL Clock Synchronizer
  • Two Clock Inputs: VCXO_IN Clock Is Synchronized to REF_IN Clock
  • Synchronizes Frequencies up to 800 MHz (VCXO_IN)
  • Supports Five Differential LVPECL Outputs
  • Each Output Frequency Is Selectable by x1, /2, /4, /8, /16
  • All Outputs Are Synchronized
  • Integrated Low-Noise OPA for External Low-Pass Filter
  • Efficient Jitter Screening From Low PLL Loop Bandwidth
  • Low-Phase Noise Characteristic
  • Programmable Delay for Phase Adjustments
  • Predivider Loop BW Adjustment
  • SPI Controllable Division Setting
  • Power-Up Control Forces LVPECL Outputs to 3-State at VCC <1.5 V
  • 3.3-V Power Supply
  • Packaged In 64-Pin BGA (0,8 mm Pitch - ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C
  • High Performance 1:5 PLL Clock Synchronizer
  • Two Clock Inputs: VCXO_IN Clock Is Synchronized to REF_IN Clock
  • Synchronizes Frequencies up to 800 MHz (VCXO_IN)
  • Supports Five Differential LVPECL Outputs
  • Each Output Frequency Is Selectable by x1, /2, /4, /8, /16
  • All Outputs Are Synchronized
  • Integrated Low-Noise OPA for External Low-Pass Filter
  • Efficient Jitter Screening From Low PLL Loop Bandwidth
  • Low-Phase Noise Characteristic
  • Programmable Delay for Phase Adjustments
  • Predivider Loop BW Adjustment
  • SPI Controllable Division Setting
  • Power-Up Control Forces LVPECL Outputs to 3-State at VCC <1.5 V
  • 3.3-V Power Supply
  • Packaged In 64-Pin BGA (0,8 mm Pitch - ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C

The CDC7005 is a high-performance, low-phase noise, and low-skew clock synchronizer and jitter cleaner that synchronizes the voltage controlled crystal oscillator (VCXO) frequency to the reference clock. The programmable predividers M and N give a high flexibility to the frequency ratio of the reference clock to VCXO: VCXO_IN/REF_IN = (NxP)/M. The VCXO_IN clock operates up to 800 MHz. Through the selection of external VCXO and loop filter components, the PLL loop bandwidth and damping factor can be adjusted to meet different system requirements. Each of the five differential LVPECL outputs is programmable by the serial peripheral interface (SPI). The SPI allows individual control of frequency and enable/disable state of each output. The device operates in 3.3-V environment. The built-in latches ensure that all outputs are synchronized.

The CDC7005 is characterized for operation from –40°C to 85°C.

The CDC7005 is a high-performance, low-phase noise, and low-skew clock synchronizer and jitter cleaner that synchronizes the voltage controlled crystal oscillator (VCXO) frequency to the reference clock. The programmable predividers M and N give a high flexibility to the frequency ratio of the reference clock to VCXO: VCXO_IN/REF_IN = (NxP)/M. The VCXO_IN clock operates up to 800 MHz. Through the selection of external VCXO and loop filter components, the PLL loop bandwidth and damping factor can be adjusted to meet different system requirements. Each of the five differential LVPECL outputs is programmable by the serial peripheral interface (SPI). The SPI allows individual control of frequency and enable/disable state of each output. The device operates in 3.3-V environment. The built-in latches ensure that all outputs are synchronized.

The CDC7005 is characterized for operation from –40°C to 85°C.
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기술 자료

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17개 모두 보기
유형 직함 날짜
* Data sheet 3.3-V High Performance Clock Synthesizer & Jitter Cleaner datasheet (Rev. L) 2009/06/04
Application brief Using The CDC7005 as a 1:5 PECL Buffer w/Programmable Divider Ratio (Rev. B) 2009/12/15
Application note Basics of the CDC7005 Hold Function 2006/04/13
EVM User's guide CDC7005 (BGA Package) EVM (Rev. E) 2006/03/28
User guide CDC7005 (QFN Package) Evaluation Module Manual (Rev. B) 2006/03/28
EVM User's guide CDC7005 (BGA Package) EVM (Rev. D) 2005/12/29
User guide CDC7005 (QFN Package) Evaluation Module Manual (Rev. A) 2005/12/29
User guide CDC7005 (QFN Package) Evaluation Module Manual 2005/07/20
Application note Phase Noise (Jitter) Performance of CDC7005 With Different VCXOs (Rev. A) 2005/07/19
EVM User's guide CDC7005EVM User Guide (Rev. C) 2005/02/17
Application note Open Loop Phase-Noise Performance of CDC7005 at Various Frequencies 2004/12/17
User guide TSW2000 Receive Clock JItter Cleaning EVM 2004/06/28
Application note Implementing a CDC7005 Low Jitter Clock Solution for HIgh Speed High IF ADC Dev 2004/06/25
Product overview ADS5500 + CDC7005 Product Bulletin 2004/06/23
Product overview TSW2000: TLK1201A & CDC7005 2004/06/23
Application note General Guidelines: CDC7005 as a Clock Synthesizer and Jitter Cleaner (Rev. A) 2003/12/16
Application note General Guidelines: CDC7005 as a Clock Synthesizer and Jitter Cleaner 2003/03/21

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

지원 소프트웨어

SCAC037 — CDC7005 SPI Software with Labview 8.0 Runtime Engine

지원되는 제품 및 하드웨어

지원되는 제품 및 하드웨어

제품
클록 생성기
CDC7005 — 레퍼런스 클록을 VCXO로 동기화하는 고성능, 저위상 잡음 및 저스큐 클록 싱크로나이저
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시뮬레이션 모델

CDC7005 IBIS Model

SCAC033.ZIP (34 KB) - IBIS Model
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자재 명세서(BOM)

TSW1000 EVM Bill of Materials

SLWR028.ZIP (166 KB)
다운로드
계산 툴

CDC-CDCM7005-CALC — CDC7005 및 CDCM7005 PLL 루프 대역폭 계산기

This tool helps to determine the right divider values (M, N & P) and to choose the filter type and components. This calculator will help to find out the appropriate loop bandwidth, phase margin, jitter peaking, etc. just varying the loop parameters like PFD frequency, filter components, Charge pump (...)
View Options
거버(Gerber) 파일

CDC7005 EVM QFN Gerber Files

SCAC066.ZIP (537 KB)
다운로드
거버(Gerber) 파일

TSW1000 EVM Gerber Files

SLWC050.ZIP (532 KB)
다운로드
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
요청
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
BGA (ZVA) 64 Ultra Librarian
VQFN (RGZ) 48 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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