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DS90CR486

アクティブ

133MHz、48 ビット・チャネル・リンク・デシリアライザ

製品詳細

Protocols Catalog Rating Catalog Operating temperature range (°C) -10 to 70
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QFP (NEZ) 100 256 mm² 16 x 16
  • Up to 6.384 Gbps throughput
  • 66MHz to 133MHz input clock support
  • Reduces cable and connector size and cost
  • Cable Deskew function
  • DC balance reduces ISI distortion
  • For point-to-point backplane or cable applications
  • Low power, 890 mW typ at 133MHz
  • Flow through pinout for easy PCB design
  • +3.3V supply voltage
  • 100-pin TQFP package
  • Conforms to TIA/EIA-644-A-2001 LVDS Standard

  • Up to 6.384 Gbps throughput
  • 66MHz to 133MHz input clock support
  • Reduces cable and connector size and cost
  • Cable Deskew function
  • DC balance reduces ISI distortion
  • For point-to-point backplane or cable applications
  • Low power, 890 mW typ at 133MHz
  • Flow through pinout for easy PCB design
  • +3.3V supply voltage
  • 100-pin TQFP package
  • Conforms to TIA/EIA-644-A-2001 LVDS Standard

  • The DS90CR486 receiver converts eight Low Voltage Differential Signaling (LVDS) data streams back into 48 bits of LVCMOS/LVTTL data. Using a 133MHz clock, the data throughput is 6.384Gbit/s (798Mbytes/s).

    The multiplexing of data lines provides a substantial cable reduction. Long distance parallel single-ended buses typically require a ground wire per active signal (and have very limited noise rejection capability). Thus, for a 48-bit wide data and one clock, up to 98 conductors are required. With this Channel Link chipset as few as 19 conductors (8 data pairs, 1 clock pair and a minimum of one ground) are needed. This provides an 80% reduction in interconnect width, which provides a system cost savings, reduces connector physical size and cost, and reduces shielding requirements due to the cables' smaller form factor.

    The DS90CR486 deserializer is improved over prior generations of Channel Link devices and offers higher bandwidth support and longer cable drive with three areas of enhancement. To increase bandwidth, the maximum clock rate is increased to 133 MHz and 8 serialized LVDS outputs are provided. Cable drive is enhanced with a user selectable pre-emphasis (on DS90CR485) feature that provides additional output current during transitions to counteract cable loading effects. Optional DC balancing on a cycle-to-cycle basis, is also provided to reduce ISI (Inter-Symbol Interference). With pre-emphasis and DC balancing, a low distortion eye-pattern is provided at the receiver end of the cable. A cable deskew capability has been added to deskew long cables of pair-to-pair skew. These three enhancements allow long cables to be driven.

    The DS90CR486 is intended to be used with the DS90CR485 Channel Link Serializer. It is also backward compatible with serializers DS90CR481 and DS90CR483. The DS90CR486 is footprint compatible with the DS90CR484.

    The chipset is an ideal solution to solve EMI and interconnect size problems for high-throughput point-to-point applications.

    For more details, please refer to the “Applications Information” section of this datasheet.


    The DS90CR486 receiver converts eight Low Voltage Differential Signaling (LVDS) data streams back into 48 bits of LVCMOS/LVTTL data. Using a 133MHz clock, the data throughput is 6.384Gbit/s (798Mbytes/s).

    The multiplexing of data lines provides a substantial cable reduction. Long distance parallel single-ended buses typically require a ground wire per active signal (and have very limited noise rejection capability). Thus, for a 48-bit wide data and one clock, up to 98 conductors are required. With this Channel Link chipset as few as 19 conductors (8 data pairs, 1 clock pair and a minimum of one ground) are needed. This provides an 80% reduction in interconnect width, which provides a system cost savings, reduces connector physical size and cost, and reduces shielding requirements due to the cables' smaller form factor.

    The DS90CR486 deserializer is improved over prior generations of Channel Link devices and offers higher bandwidth support and longer cable drive with three areas of enhancement. To increase bandwidth, the maximum clock rate is increased to 133 MHz and 8 serialized LVDS outputs are provided. Cable drive is enhanced with a user selectable pre-emphasis (on DS90CR485) feature that provides additional output current during transitions to counteract cable loading effects. Optional DC balancing on a cycle-to-cycle basis, is also provided to reduce ISI (Inter-Symbol Interference). With pre-emphasis and DC balancing, a low distortion eye-pattern is provided at the receiver end of the cable. A cable deskew capability has been added to deskew long cables of pair-to-pair skew. These three enhancements allow long cables to be driven.

    The DS90CR486 is intended to be used with the DS90CR485 Channel Link Serializer. It is also backward compatible with serializers DS90CR481 and DS90CR483. The DS90CR486 is footprint compatible with the DS90CR484.

    The chipset is an ideal solution to solve EMI and interconnect size problems for high-throughput point-to-point applications.

    For more details, please refer to the “Applications Information” section of this datasheet.


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    技術資料

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    種類 タイトル 最新の英語版をダウンロード 日付
    * データシート DS90CR486 133MHz 48-Bit Channel Link Deserializer (6.384 Gbps) (jp) データシート (Rev. B 翻訳版) 最新英語版 (Rev.C) PDF | HTML 2006年 11月 17日
    アプリケーション・ノート High-Speed Layout Guidelines for Reducing EMI for LVDS SerDes Designs 2018年 11月 9日
    EVM ユーザー ガイド (英語) 48-bit Channel Link Serializer Deserializer Evaluation Board 133MHz 2012年 1月 26日
    設計ガイド Channel Link I Design Guide 2007年 3月 29日
    アプリケーション・ノート Multi-Drop Channel-Link Operation 2004年 10月 4日
    ホワイト・ペーパー The Many Flavors of LVDS 2002年 2月 1日
    アプリケーション・ノート CHANNEL LINK Moving and Shaping Information In Point-To-Point Applications 1998年 10月 5日

    設計および開発

    その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

    シミュレーション・ツール

    PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

    PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

    設計とシミュレーション向けの環境である PSpice for TI (...)
    シミュレーション・ツール

    TINA-TI — SPICE ベースのアナログ・シミュレーション・プログラム

    TINA-TI は、DC 解析、過渡解析、周波数ドメイン解析など、SPICE の標準的な機能すべてを搭載しています。TINA には多彩な後処理機能があり、結果を必要なフォーマットにすることができます。仮想計測機能を使用すると、入力波形を選択し、回路ノードの電圧や波形を仮想的に測定することができます。TINA の回路キャプチャ機能は非常に直観的であり、「クイックスタート」を実現できます。

    TINA-TI をインストールするには、約 500MB が必要です。インストールは簡単です。必要に応じてアンインストールも可能です。(そのようなことはないと思いますが)

    TINA は DesignSoft (...)

    ユーザー ガイド: PDF
    英語版 (Rev.A): PDF
    パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
    QFP (NEZ) 100 Ultra Librarian

    購入と品質

    記載されている情報:
    • RoHS
    • REACH
    • デバイスのマーキング
    • リード端子の仕上げ / ボールの原材料
    • MSL 定格 / ピーク リフロー
    • MTBF/FIT 推定値
    • 使用原材料
    • 認定試験結果
    • 継続的な信頼性モニタ試験結果
    記載されている情報:
    • ファブの拠点
    • 組み立てを実施した拠点

    サポートとトレーニング

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