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SN65CML100

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1.5Gbps、LVDS/LVPECL/CML から CML への変換/リピータ

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製品詳細

Function Repeater, Translator Protocols CML, LVDS, LVPECL Number of transmitters 1 Number of receivers 1 Supply voltage (V) 3.3 Signaling rate (Mbps) 1500 Input signal CML, LVDS, LVPECL Output signal CML Rating Catalog Operating temperature range (°C) -40 to 85
Function Repeater, Translator Protocols CML, LVDS, LVPECL Number of transmitters 1 Number of receivers 1 Supply voltage (V) 3.3 Signaling rate (Mbps) 1500 Input signal CML, LVDS, LVPECL Output signal CML Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 8 29.4 mm² 4.9 x 6 VSSOP (DGK) 8 14.7 mm² 3 x 4.9
  • Provides Level Translation From LVDS or LVPECL to CML, Repeating From CML to CML
  • Signaling Rates1 up to 1.5 Gbps
  • CML Compatible Output Directly Drives Devices With 3.3-V, 2.5-V, or 1.8-V Supplies
  • Total Jitter < 70 ps
  • Low 100 ps (Max) Part-To-Part Skew
  • Wide Common-Mode Receiver Capability Allows Direct Coupling of Input Signals
  • 25 mV of Receiver Input Threshold Hysteresis Over 0-V to 4-V Common-Mode Range
  • Propagation Delay Times, 800 ps Maximum
  • 3.3-V Supply Operation
  • Available in SOIC and MSOP Packages
  • APPLICATIONS
    • Level Translation
    • 622-MHz Central Office Clock Distribution
    • High-Speed Network Routing
    • Wireless Basestations
    • Low Jitter Clock Repeater

1 The signaling rate of a line is the number of voltage transitions that are made per second expressed in the units bps (bits per second).
  • Provides Level Translation From LVDS or LVPECL to CML, Repeating From CML to CML
  • Signaling Rates1 up to 1.5 Gbps
  • CML Compatible Output Directly Drives Devices With 3.3-V, 2.5-V, or 1.8-V Supplies
  • Total Jitter < 70 ps
  • Low 100 ps (Max) Part-To-Part Skew
  • Wide Common-Mode Receiver Capability Allows Direct Coupling of Input Signals
  • 25 mV of Receiver Input Threshold Hysteresis Over 0-V to 4-V Common-Mode Range
  • Propagation Delay Times, 800 ps Maximum
  • 3.3-V Supply Operation
  • Available in SOIC and MSOP Packages
  • APPLICATIONS
    • Level Translation
    • 622-MHz Central Office Clock Distribution
    • High-Speed Network Routing
    • Wireless Basestations
    • Low Jitter Clock Repeater

1 The signaling rate of a line is the number of voltage transitions that are made per second expressed in the units bps (bits per second).

This high-speed translator/repeater is designed for signaling rates up to 1.5 Gbps to support various high-speed network routing applications. The driver output is compatible with current-mode logic (CML) levels, and directly drives 50- loads connected to 1.8-V, 2.5-V, or 3.3-V nominal supplies. The capability for direct connection to the loads may eliminate the need for coupling capacitors. The receiver input is compatible with LVDS (TIA/EIA–644), LVPECL, and CML signaling levels. The receiver tolerates a wide common-mode voltage range, and may also be directly coupled to the signal source. The internal data path from input to output is fully differential for low noise generation and low pulse-width distortion.

The VBB pin is an internally generated voltage supply to allow operation with a single-ended LVPECL input. For single-ended LVPECL input operation, the unused differential input is connected to VBB as a switching reference voltage. When used, decouple VBB with a 0.01-uF capacitor and limit the current sourcing or sinking to 400 uA. When not used, VBB should be left open.

This device is characterized for operation from –40°C to 85°C.

This high-speed translator/repeater is designed for signaling rates up to 1.5 Gbps to support various high-speed network routing applications. The driver output is compatible with current-mode logic (CML) levels, and directly drives 50- loads connected to 1.8-V, 2.5-V, or 3.3-V nominal supplies. The capability for direct connection to the loads may eliminate the need for coupling capacitors. The receiver input is compatible with LVDS (TIA/EIA–644), LVPECL, and CML signaling levels. The receiver tolerates a wide common-mode voltage range, and may also be directly coupled to the signal source. The internal data path from input to output is fully differential for low noise generation and low pulse-width distortion.

The VBB pin is an internally generated voltage supply to allow operation with a single-ended LVPECL input. For single-ended LVPECL input operation, the unused differential input is connected to VBB as a switching reference voltage. When used, decouple VBB with a 0.01-uF capacitor and limit the current sourcing or sinking to 400 uA. When not used, VBB should be left open.

This device is characterized for operation from –40°C to 85°C.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート 1.5-Gbps LVDS/LVPECL/CML-to-CML Translator/Repeater データシート 2002年 11月 11日
アプリケーション・ノート Signaling Rate vs. Distance for Differential Buffers 2010年 1月 26日
EVM ユーザー ガイド (英語) 2-GBPS Differential Repeater EVM (Rev. A) 2002年 11月 11日

設計および開発

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評価ボード

SN65CML100EVM — SN65CML100、 評価モジュール

The EVM allows evaluation of operation of theSN65LVDS100/101 or SN65CML100 high-speed differential translators/repeaters.  Differential input signals (LVDS, LVPECL, CML, etc.) can be applied and the device output can beobserved across on board terminations, or via direct connection to 50-ohm (...)

ユーザー ガイド: PDF
TI.com で取り扱いなし
シミュレーション・モデル

SN65CML100 IBIS Model

SLLC131.ZIP (3 KB) - IBIS Model
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
シミュレーション・ツール

TINA-TI — SPICE ベースのアナログ・シミュレーション・プログラム

TINA-TI は、DC 解析、過渡解析、周波数ドメイン解析など、SPICE の標準的な機能すべてを搭載しています。TINA には多彩な後処理機能があり、結果を必要なフォーマットにすることができます。仮想計測機能を使用すると、入力波形を選択し、回路ノードの電圧や波形を仮想的に測定することができます。TINA の回路キャプチャ機能は非常に直観的であり、「クイックスタート」を実現できます。

TINA-TI をインストールするには、約 500MB が必要です。インストールは簡単です。必要に応じてアンインストールも可能です。(そのようなことはないと思いますが)

TINA は DesignSoft (...)

ユーザー ガイド: PDF
英語版 (Rev.A): PDF
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パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
SOIC (D) 8 Ultra Librarian
VSSOP (DGK) 8 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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