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SN65LVDS95-Q1

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車載カタログ、LVDS SERDES トランスミッタ

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製品詳細

Function Serializer Color depth (bpp) 18 Input compatibility LVCMOS Output compatibility LVDS Features 2:1 input multiplexer Applications In-vehicle Infotainment (IVI) Rating Automotive Operating temperature range (°C) -40 to 85
Function Serializer Color depth (bpp) 18 Input compatibility LVCMOS Output compatibility LVDS Features 2:1 input multiplexer Applications In-vehicle Infotainment (IVI) Rating Automotive Operating temperature range (°C) -40 to 85
TSSOP (DGG) 48 101.25 mm² 12.5 x 8.1
  • Qualified for Automotive Applications
  • 21:3 Data Channel Compression at up to 1.36 Gigabits per Second Throughput
  • Suited for Point-to-Point Subsystem Communication With Very Low EMI
  • 21 Data Channels Plus Clock in Low-Voltage TTL and 3 Data Channels Plus Clock Out Low-Voltage Differential
  • Operates From a Single 3.3-V Supply and 250 mW (Typ)
  • 5-V Tolerant Data Inputs
  • ’LVDS95 Has Rising Clock Edge Triggered Inputs
  • Bus Pins Tolerate 6-kV HBM ESD
  • Packaged in Thin Shrink Small-Outline Package With 20 Mil Terminal Pitch
  • Consumes <1 mW When Disabled
  • Wide Phase-Lock Input Frequency Range
       20 MHz to 68 MHz
  • No External Components Required for PLL
  • Inputs Meet or Exceed the Requirements of ANSI EIA/TIA-644 Standard
  • Industrial Temperature Qualified
       TA = –40°C to 85°C
  • Replacement for the National DS90CR215
  • Qualified for Automotive Applications
  • 21:3 Data Channel Compression at up to 1.36 Gigabits per Second Throughput
  • Suited for Point-to-Point Subsystem Communication With Very Low EMI
  • 21 Data Channels Plus Clock in Low-Voltage TTL and 3 Data Channels Plus Clock Out Low-Voltage Differential
  • Operates From a Single 3.3-V Supply and 250 mW (Typ)
  • 5-V Tolerant Data Inputs
  • ’LVDS95 Has Rising Clock Edge Triggered Inputs
  • Bus Pins Tolerate 6-kV HBM ESD
  • Packaged in Thin Shrink Small-Outline Package With 20 Mil Terminal Pitch
  • Consumes <1 mW When Disabled
  • Wide Phase-Lock Input Frequency Range
       20 MHz to 68 MHz
  • No External Components Required for PLL
  • Inputs Meet or Exceed the Requirements of ANSI EIA/TIA-644 Standard
  • Industrial Temperature Qualified
       TA = –40°C to 85°C
  • Replacement for the National DS90CR215

The SN65LVDS95 LVDS serdes (serializer/deserializer) transmitter contains three 7-bit parallel-load serial-out shift registers, a 7× clock synthesizer, and four low-voltage differential signaling (LVDS) line drivers in a single integrated circuit. These functions allow 21 bits of single-ended LVTTL data to be synchronously transmitted over 4 balanced-pair conductors for receipt by a compatible receiver, such as the SN65LVDS96.

When transmitting, data bits D0 through D20 are each loaded into registers of the SN65LVDS95 on the rising edge of the input clock signal (CLKIN). The frequency of CLKIN is multiplied seven times and then used to serially unload the data registers in 7-bit slices. The three serial streams and a phase-locked clock (CLKOUT) are then output to LVDS output drivers. The frequency of CLKOUT is the same as the input clock, CLKIN.

The SN65LVDS95 requires no external components and little or no control. The data bus appears the same at the input to the transmitter and output of the receiver with data transmission transparent to the user(s). The only user intervention is the possible use of the shutdown/clear (SHTDN) active-low input to inhibit the clock and shut off the LVDS output drivers for lower power consumption. A low level on this signal clears all internal registers to a low level.

The SN65LVDS95 LVDS serdes (serializer/deserializer) transmitter contains three 7-bit parallel-load serial-out shift registers, a 7× clock synthesizer, and four low-voltage differential signaling (LVDS) line drivers in a single integrated circuit. These functions allow 21 bits of single-ended LVTTL data to be synchronously transmitted over 4 balanced-pair conductors for receipt by a compatible receiver, such as the SN65LVDS96.

When transmitting, data bits D0 through D20 are each loaded into registers of the SN65LVDS95 on the rising edge of the input clock signal (CLKIN). The frequency of CLKIN is multiplied seven times and then used to serially unload the data registers in 7-bit slices. The three serial streams and a phase-locked clock (CLKOUT) are then output to LVDS output drivers. The frequency of CLKOUT is the same as the input clock, CLKIN.

The SN65LVDS95 requires no external components and little or no control. The data bus appears the same at the input to the transmitter and output of the receiver with data transmission transparent to the user(s). The only user intervention is the possible use of the shutdown/clear (SHTDN) active-low input to inhibit the clock and shut off the LVDS output drivers for lower power consumption. A low level on this signal clears all internal registers to a low level.
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技術資料

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* データシート LVDS SERDES Transmitter データシート (Rev. A) 2008年 5月 6日

設計および開発

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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シミュレーション・ツール

TINA-TI — SPICE ベースのアナログ・シミュレーション・プログラム

TINA-TI は、DC 解析、過渡解析、周波数ドメイン解析など、SPICE の標準的な機能すべてを搭載しています。TINA には多彩な後処理機能があり、結果を必要なフォーマットにすることができます。仮想計測機能を使用すると、入力波形を選択し、回路ノードの電圧や波形を仮想的に測定することができます。TINA の回路キャプチャ機能は非常に直観的であり、「クイックスタート」を実現できます。

TINA-TI をインストールするには、約 500MB が必要です。インストールは簡単です。必要に応じてアンインストールも可能です。(そのようなことはないと思いますが)

TINA は DesignSoft (...)

ユーザー ガイド: PDF
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TSSOP (DGG) 48 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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