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LMK5C33216

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Sincronizador de reloj de fluctuación ultrabaja con JESD204B para comunicaciones inalámbricas con BA

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LMK5C33216

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Detalles del producto

Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² 9 x 9
  • BAW APLL with 40 fs RMS jitter at 491.52 MHz
  • Three high-performance digital phase locked loops (DPLLs) with paired analog phase locked loops (APLLs)
    • Programmable DPLL loop bandwidth from 0.01 Hz to 4 kHz
    • -116 dBc/Hz at 100 Hz offset at 122.88 MHz DPLL TDC noise with ≥ 20 MHz TDC rate
  • Two differential or single-ended DPLL inputs
    • 1 Hz to 800 MHz differential
    • Hitless switching with phase cancellation and/or phase slew control
    • Priority based reference selection
  • 16 outputs with programmable format
    • 1000 MHz LVPECL/LVDS/HSDS
    • 3000 MHz CML on OUT4 and OUT6
    • 200 MHz LVCMOS on OUT0 and OUT1
  • Single 3.3-V supply with internal LDOs
  • I2C or 3-wire/4-wire SPI interface
  • Requires single XO/TCXO/OCXO
  • 40-bit DPLL or APLL DCO, < 1 ppt
  • Holdover with phase build out upon exit
  • Zero delay mode with programmable delay
  • User programmable EEPROM
  • Supports 105 °C PCB temperature
  • BAW APLL with 40 fs RMS jitter at 491.52 MHz
  • Three high-performance digital phase locked loops (DPLLs) with paired analog phase locked loops (APLLs)
    • Programmable DPLL loop bandwidth from 0.01 Hz to 4 kHz
    • -116 dBc/Hz at 100 Hz offset at 122.88 MHz DPLL TDC noise with ≥ 20 MHz TDC rate
  • Two differential or single-ended DPLL inputs
    • 1 Hz to 800 MHz differential
    • Hitless switching with phase cancellation and/or phase slew control
    • Priority based reference selection
  • 16 outputs with programmable format
    • 1000 MHz LVPECL/LVDS/HSDS
    • 3000 MHz CML on OUT4 and OUT6
    • 200 MHz LVCMOS on OUT0 and OUT1
  • Single 3.3-V supply with internal LDOs
  • I2C or 3-wire/4-wire SPI interface
  • Requires single XO/TCXO/OCXO
  • 40-bit DPLL or APLL DCO, < 1 ppt
  • Holdover with phase build out upon exit
  • Zero delay mode with programmable delay
  • User programmable EEPROM
  • Supports 105 °C PCB temperature

The LMK5C33216 is a high-performance network clock generator, synchronizer, and jitter attenuator with advanced reference clock selection and hitless switching capabilities designed to meet the stringent requirements of communications infrastructure applications.

The LMK5C33216 integrates 3 DPLLs with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a DPLL reference input. The APLL reference determines the long term frequency accuracy.

The 3 APLLs may operate independent of their paired DPLL and be cascaded from another APLL to provide programmable frequency translation. APLL3 features ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) VCBO technology and can generate output clocks with 40-fs RMS jitter independent of the jitter and frequency of the XO and reference inputs. APLL1 and APLL2 provide options for additional frequency domains.

The device is fully programmable through I2C or SPI interface. The onboard EEPROM can be used to customize system start-up clocks.

The LMK5C33216 is a high-performance network clock generator, synchronizer, and jitter attenuator with advanced reference clock selection and hitless switching capabilities designed to meet the stringent requirements of communications infrastructure applications.

The LMK5C33216 integrates 3 DPLLs with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a DPLL reference input. The APLL reference determines the long term frequency accuracy.

The 3 APLLs may operate independent of their paired DPLL and be cascaded from another APLL to provide programmable frequency translation. APLL3 features ultra high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) VCBO technology and can generate output clocks with 40-fs RMS jitter independent of the jitter and frequency of the XO and reference inputs. APLL1 and APLL2 provide options for additional frequency domains.

The device is fully programmable through I2C or SPI interface. The onboard EEPROM can be used to customize system start-up clocks.

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Documentación técnica

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Documentación principal Tipo Título Opciones de formato Fecha
* Data sheet LMK5C33216 Ultra-Low Jitter Clock Synchronizer with JESD204B for Wireless Communications with BAW datasheet (Rev. B) PDF | HTML 10 mar 2021
Application note Termination Guidelines for Differential and Single-Ended Signals PDF | HTML 10 dic 2025
Application note ITU-T G.8262 Compliance Test Results for the LMK5C33216 PDF | HTML 23 dic 2020
User guide LMK5C33216 Programming Guide PDF | HTML 18 dic 2020

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

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El LMK5C33216EVM es un módulo de evaluación (EVM) para el generador y sincronizador de reloj de red LMK5C33216. El módulo de evaluación (EVM) se puede utilizar para la evaluación de dispositivos, pruebas de conformidad y creación de prototipos de sistemas.  El LMK5C33216 integra tres bucles de (...)
Guía del usuario: PDF | HTML
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Soporte de software

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

Texas Instruments clocks and synthesizers (TICS) pro software is used to program the evaluation modules (EVMs) for product numbers with these prefixes: CDC, LMK and LMX. These products include phase-locked loops and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.

Productos y hardware compatibles

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Modelo de simulación

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Herramienta de diseño

CLOCK-TREE-ARCHITECT — Software de programación de diseño de árbol de reloj

La herramienta de síntesis de tipo árbol de reloj “arquitecto de tipo árbol de reloj” agiliza el proceso de diseño al generar soluciones de árbol de reloj en función de los requisitos del sistema. La herramienta extrae datos de una amplia base de datos de productos de relojes para generar una (...)
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Herramienta de diseño

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Herramienta de simulación

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PSpice® para TI es un entorno de diseño y simulación que ayuda a evaluar la funcionalidad de los circuitos analógicos. Esta completa suite de diseño y simulación utiliza un motor de análisis analógico de Cadence®. Disponible sin ningún costo, PSpice para TI incluye una de las bibliotecas de modelos (...)
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Encapsulado Pines Símbolos CAD, huellas y modelos 3D
VQFN (RGC) 64 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL)/reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Los productos recomendados pueden tener parámetros, módulos de evaluación o diseños de referencia relacionados con este producto de TI.

Soporte y capacitación

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