TSW14J50EVM
データ・キャプチャ / パターン・ジェネレータ:8 レーン JESD204B 搭載、0.6 ~ 6.5Gbps 対応データ・コンバータの EVM
TSW14J50EVM
概要
TI の TSW14J50 評価基板 (EVM) は、次世代のパターン・ジェネレータとデータ・キャプチャ・カードであり、各種高速 A/D コンバータ (ADC) と D/A コンバータ (DAC) で構成された TI の新しい JESD204B ファミリの性能を評価する目的で使用できます。
低コストの Intel (旧 Altera) Arria V GX デバイスを搭載し、Intel (旧 Altera) の JESD204B IP (知的財産) ソリューションを使用している TSW14J50 は、600Mbps ~ 6.5Gbps というすべてのレーン速度、1 ~ 8 本のレーン、複数のコンバータ、フレームあたり複数オクテット (1 オクテットは 8 ビット) のデータ長をサポートするように動的に構成できます。
付属の高速データ・コンバータ Pro ソフトウェア・グラフィカル・ユーザー・インターフェイス (HSDC Pro GUI) と組み合わせると、ADC EVM からデータ・サンプルをキャプチャして評価し、望ましいテスト・パターンを生成して DAC EVM 宛に送信する包括的なシステムを実現できます。
12.5Gbps の JESD204B および 8Gb DDR3 SDRAM という構成については、TSW14J56EVM をご覧ください。
特長
- TI の高速データ・コンバータ Pro ソフトウェアを使用すると、JESD204B に対応する DAC と ADC の性能を迅速に評価可能
- FMC 標準コネクタを使用して、JESD204B に対応する TI のすべての高速データ・コンバータ向け EVM に直接接続可能
- 最大 667MHz の DDR3 動作をサポートする クォーター・レート (QDR) の DDR3 コントローラ
- 8 個のルート指定トランシーバ・チャネルを搭載した、JESD RX/TX IP コア
- FPGA と FMC コネクタの間で、多くの汎用 IO (ステータス信号や SPI インターフェイスなど) が使用可能
- SPI/JTAG 経由で再構成可能な JESD コア・パラメータ:L、M、K、F、HD、S など。
- SUBCLASS 0、1 の動作をサポート
- HSDC Pro ソフトウェアを使用して、トランシーバのデータ・レートを動的に再構成可能
- 動作範囲:0.611Gbps ~ 6.5Gbps
- 4Gb DDR3 SDRAM。最大 256M 個 x 16 ビット・サンプルのキャプチャまたは送信
購入と開発の開始
TSW14J50EVM — データ・キャプチャ / パターン・ジェネレータ:8 レーン JESD204B 搭載、0.6 ~ 6.5Gbps 対応データ・コンバータの EVM
DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI Installer, v5.20
DATACONVERTERPRO-SW — High Speed Data Converter Pro GUI Installer, v5.20
製品
高速 DAC (10MSPS 超過)
トランスミッタ
レシーバ
高速 ADC(≧10 MSPS)
超音波 AFE
RF サンプリング・トランシーバ
ハードウェア開発
評価ボード
リリース情報
The design resource accessed as www.ti.com/lit/zip/slwc107 or www.ti.com/lit/xx/slwc107w/slwc107w.zip has been migrated to a new user experience at www.ti.com/tool/download/SLWC107. Please update any bookmarks accordingly.
設計ファイル
技術資料
種類 | タイトル | 英語版のダウンロード | 日付 | |||
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* | ユーザー・ガイド | TSW14J50 User's Guide (Rev. A) | 2016年 4月 25日 | |||
ユーザー・ガイド | High-Speed Data Converter Pro GUI User's Guide (Rev. E) | PDF | HTML | 2023年 6月 12日 | |||
証明書 | TSW14J50EVM EU Declaration of Conformity (DoC) | 2019年 1月 2日 |